Foundries overspoelen de markt met nieuwe nodes en verschillende procesopties voor bestaande nodes, wat verwarring zaait en chipmakers voor allerlei uitdagingen stelt.
Er zijn full-node-processen, zoals 10nm en 7nm, met 5nm en 3nm in R&D. Maar er wordt ook een toenemend aantal halve knooppunten of “node-lets” geïntroduceerd, waaronder 12nm, 11nm, 8nm, 6nm en 4nm.
Node-lets zijn afgeleiden van full-node processen. Zo zijn 12nm en 11nm iets geavanceerdere versies van 16nm/14nm. En 8nm en 6nm vallen onder dezelfde categorie als 7nm.
Dit wordt nog minder intuïtief omdat node-namen niet de werkelijke fysieke afmetingen van de transistorspecs weerspiegelen, zoals ze in het verleden deden. Sommige chipfabrikanten noemen knooppuntnamen om hun leidende positie in de proceswedloop aan te tonen. In werkelijkheid zijn dit echter willekeurige getallen, en veel insiders in de industrie karakteriseren ze als gewoon marketing termen.
Het begrijpen van de node nummers is het gemakkelijke deel. Voor klanten van de gieterij is het de uitdaging om te beslissen welk proces voor een ontwerp moet worden gebruikt en of het enige waarde biedt. Klanten kunnen het zich niet veroorloven om een nieuwe chip te ontwikkelen voor elk knooppunt te midden van stijgende IC-ontwerpkosten. “Dus moet je prioriteiten stellen en kiezen”, zegt Wally Rhines, president en chief executive van Mentor, een onderdeel van Siemens. “Je moet je behoeften begrijpen en je moet (de mogelijkheden van de gieterij) begrijpen.”
Voor gieterijen is de uitdaging om al deze nieuwe processen op te voeren. De nieuwe 10nm- en 7nm-processen, die in 2018 in grote hoeveelheden moeten worden geproduceerd, zijn gebaseerd op geschaalde en complexere versies van de huidige 16nm/14nm finFET-transistoren. In finFET’s wordt de stroom geregeld door aan elk van de drie zijden van een vin een gate te plaatsen.
Fig. 1: FinFET vs. planair. Bron: Lam Research
De eerste versie van 10 nm/7 nm maakt gebruik van optische lithografie en meervoudige patronen, waardoor meer maskerlagen en kleinere kenmerken in de mix worden geïntroduceerd. Het vinden van de defecten is moeilijker. En variatie tussen verschillende productieapparatuur wordt lastig bij 10nm/7nm.
Het is duidelijk dat de industrie voor enkele uitdagingen staat. “Het gieterijproductiegebruik van 7nm zou kunnen tegenvallen”, zegt Samuel Wang, een analist bij Gartner. “Mijn reden is dat het eerste siliciumsucces van 7nm-chips door ontwerpers veel lager zal zijn dan vorige nodes. Hoge ontwerpkosten, ontwerpcomplexiteit en diepgaande samenwerkingseisen met partners kunnen verhinderen dat het ontwerp van 7nm SoC’s in één keer een first-silicon-succes wordt.”
De verwachting is dat chipmakers in de loop van de tijd de problemen gladstrijken. Vervolgens hopen leveranciers, om het proces te vereenvoudigen, extreme ultraviolet (EUV) lithografie in te voegen in de tweede fase van 7nm en/of bij 5nm. EUV kent echter nog diverse uitdagingen.
FinFET’s zullen naar verwachting tot 5nm worden geschaald. Daarna werken chipmakers aan verschillende transistortypen van de volgende generatie. Klanten evalueren ook andere opties, zoals geavanceerde packaging.
Al met al breidt de full-node process cadence zich uit van de traditionele 2-jaarlijkse cyclus tot tussen de 2,5 en 3 jaar. Niettemin staat de industrie met full nodes en node-lets onder druk om meer en complexere technologieën in een sneller tempo te leveren. “Je hebt nodes en inter-nodes. Het maakt niet uit”, zegt Prabu Raja, senior vice-president van de Semiconductor Products Group bij Applied Materials. “We zitten in een versnelde tijdlijn. Klanten pushen ons jaarlijks met al deze veranderingen.”
Wat zijn nodes?
Een chip bestaat uit transistors en interconnects. De transistors dienen als schakelaars. De interconnects, die zich aan de bovenkant van de transistor bevinden, bestaan uit minuscule koperen bedradingsschema’s die elektrische signalen van de ene transistor naar de andere overbrengen.
Fig. 2: Afbeelding van chip met front-end en back-end. Bron: Wikipedia
Chips hebben 10 tot 15 lagen koperen interconnects. Over het algemeen heeft de tweede metaallaag, die metaal twee (M2) wordt genoemd, de strakste pitch. “Historisch gezien was de naam van een technologienode gebaseerd op een fractie van de strakste pitch die werd gebruikt, meestal de fijnste routed pitch (in M2),” zei Andy Wei, een analist bij TechInsights, in een presentatie.
Bij elke node schaalden chipmakers de transistorspecificaties met 0,7X. Met behulp van lithografietechnieken om de transistorafmetingen te verkleinen, leverde de industrie een prestatieverbetering van 15% bij elk knooppunt, plus een kostenverlaging van 35%, een oppervlaktewinst van 50% en een energiebesparing van 40%. De formule werkte toen chipmakers de verschillende procesknooppunten afmarcheerden met numerieke nanometeraanduidingen, zoals 90nm, 65nm, 45nm enzovoort.
De dingen begonnen echter uit elkaar te vallen na 28nm. Intel blijft de 0,7X schalingstrend volgen. Maar bij 16nm/14nm weken anderen af van de traditionele vergelijking en versoepelden ze de metaalafstand. “Node-namen betekenden vroeger iets. Ze werden gekoppeld aan de metaalplaats,” zei Wei. “Op een gegeven moment begonnen we af te drijven van de toonhoogte en richtten we ons meer op de volgende node en functies.”
Dus de node namen en specs kwamen niet overeen met de M2 toonhoogte, en ze kwamen niet overeen van de ene leverancier naar de volgende. Alles bij elkaar genomen, zijn de node-namen van vandaag “meer een op marketing gebaseerd nummer,” zei hij. “Elke node is natuurlijk een verbetering van de vorige node.”
Belangrijker is dat het na 28nm moeilijker werd om de transistorspecificaties te schalen. Lithografie zorgde voor de krimp van sommige, maar niet alle specificaties.
Dus de kosten per transistor – een belangrijke maatstaf voor schaalvergroting – bewogen niet langer in een steile neerwaartse lineaire curve. “Als we dingen koppelen aan werkelijke plaatsen, raken we hier van die lijn af. Als we de knooppuntnaam noemen door de metaalsteek gedeeld door de werkelijke factor, vlakt het echt af en volgt het echt niet onze verwachtingen in wat we verondersteld worden te schalen,” zei hij.
Bovendien konden minder gieterijklanten het zich veroorloven om naar geavanceerde knooppunten te gaan tegen de escalerende ontwerpkosten. De gemiddelde IC-ontwerpkosten voor een 16nm/14nm-chip bedragen 80 miljoen dollar, vergeleken met 30 miljoen dollar voor een 28nm-vlakke chip, volgens Gartner. Het kost $ 271 miljoen om een 7nm-chip te ontwerpen, volgens Gartner.
De overstap naar finFET’s op 16nm/14nm werd voor veel klanten onbetaalbaar. “Als klanten de prestaties van finFET’s niet nodig hebben, denken ze er niet eens over na omdat het een aanzienlijke kostenstijging is,” zei Walter Ng, vice president van U.S. sales bij UMC. “We zien nog steeds veel klanten die zich richten op 28nm. We zien nog minder klanten kijken naar finFET’s.
Niet alle apps vereisen leading-edge nodes. “Als je kijkt naar automotive of IoT, kunnen veel van deze klanten zich geen bleeding-edge nodes veroorloven. Veel automotive bevindt zich zeker niet op de bleeding edge,” zei Ng.
Er zijn foundry-klanten die zich de ontwerpkosten op geavanceerde nodes kunnen veroorloven. Ze hebben de nieuwste processen nodig voor traditionele toepassingen zoals smartphones.
De nieuwe drivers zijn AI, machine learning en zelfs cryptocurrency. “De wereld explodeert met deep learning-toepassingen, waarbij training enorme rekenkracht vereist, meestal versneld door GPU’s en special-purpose processors”, zegt Aki Fujimura, chief executive van D2S. “Die behoefte alleen al zal de wereldvraag naar high-performance computing doen toenemen. Dus ja, er is absoluut een noodzaak om naar 7nm en verder te gaan. GPU-versnelling, in het bijzonder, is geweldig voor simulatie, beeldverwerking en voor deep learning. Voor al deze doeleinden hebben we nog lang niet genoeg rekenkracht om alles te doen wat we willen doen.”
Om dat te bereiken, kan de halfgeleiderindustrie het zich niet veroorloven om te stoppen – of zelfs te vertragen – en daarom blijven chipmakers nieuwe manieren vinden om chipschaalvergroting te bevorderen. Veel van deze manieren vallen onder een brede categorie genaamd over-scaling. Intel noemt het “hyper-schaling.”
Bijv. vanaf 22nm/20nm begonnen chipmakers 193nm immersie-lithografie te gebruiken samen met verschillende multiple patterning-technieken. Om de pitch voorbij 40 nm te verkleinen, worden bij multiple patterning verschillende lithografie-, ets- en afzettingsstappen in de fabriek gebruikt.
Op hetzelfde moment zijn de structuren van vlak naar 3D gegaan. De FinFET is het beste voorbeeld. Dan heb je gate-over-contact en andere. Dit verandert op zijn beurt de materiaalintegratiemix. “Als je denkt aan verticaal gaan, zijn er veel nieuwe materialen. Hoe deponeer je die? Hoe verwijder je die? We zien een grote verandering in de manier waarop we over materialen denken,” zei Applied’s Raja.
Dan, in een ander voorbeeld, gebruiken verkopers cooptimalisatietechnieken voor ontwerptechnologie. Het idee hier is om de spoorhoogte en celgrootte te verminderen in een standaard cellay-out op elk knooppunt.
Standaardcellen zijn vooraf gedefinieerde logische elementen in een ontwerp. De cellen worden in een raster gelegd. Het spoor bepaalt de hoogte van een standaardcel-lay-out. Zo kan 10 nm een hoogte hebben van 7,5 sporen met een gate-pitch van 64 nm en een metaalpitch van 48 nm, aldus Imec.
Bij 7 nm wordt de hoogte teruggebracht van 7 naar 6 sporen, wat resulteert in een gate- en metaalpitch van respectievelijk 56 nm en 36 nm, aldus Imec.
Fig. 3: Schaling van celbibliotheken mogelijk gemaakt door schaalvergrotingsboosters Bron: Imec
Dit zorgt op zijn beurt voor een 0,52X schaalvergroting. “Dimensional scaling gaat hand in hand met standaard cell track height scaling,” zegt An Steegen, executive vice president van semiconductor technology and systems bij Imec. “Die combinatie geeft je een 50% gebiedskrimp van node tot node.”
Startend op 14nm, ging Intel een stap verder door de introductie van een double-height track-technologie, waarbij twee sets sporen worden gecombineerd. “(Intel) nam de originele brede cel en vouwde het,” zei TechInsights’ Wei. “Aan de oppervlakte lijkt het alsof het eigenlijk veel meer oppervlakte gebruikt. Het is smaller, maar het is twee keer zo hoog. Door het te vouwen, kunnen ze het oppervlak verkleinen. Wanneer je de cel vouwt, gebruik je ook veel kleinere lijnen en ben je in staat om een lagere totale weerstand en hogere prestaties te hebben.”
Het is een punt van discussie of deze techniek schaalverkleining terugbrengt op de traditionele kosten-per-transistor curve. Maar deze en andere technieken worden een noodzakelijk onderdeel van de vergelijking. “Je hebt dat nodig, omdat je met elk van deze nieuwe nodes een hoop complexiteit toevoegt”, zegt Gary Patton, chief technology officer bij GlobalFoundries. “Je moet over-schalen. Je moet meer dan 2,0X schalen om aan de eisen te voldoen.”
Dus, wat is de definitie van een node en een node-let (soms inter-nodes genoemd) “Volledige nodes, althans vanuit het perspectief van Intel, moeten streven naar een verbetering van de transistordichtheid met bijna 2X ten opzichte van de vorige node,” legde Mark Bohr, senior fellow en directeur van procesarchitectuur en -integratie bij Intel, uit. “Volledige nodes zijn ook de plaatsen waar we doorgaans grote technologische veranderingen doorvoeren, zoals high-k/metal-gate en finFET’s. Inter-nodes zijn waar je verdere optimalisatie doet op die volledige node.”
Verwarrende opties
Hoe dan ook, gieterijklanten staan voor een aantal verwarrende keuzes. Enkele van de opties staan in de onderstaande tabel.
Chart 1: Plannen voor gieterijen en waar ze nu staan. Bron: Analisten, Foundry Reports/Semiconductor Engineering
Eén manier om de nodes te ontcijferen is door Intels strategie te scheiden van die van anderen. Intel introduceert een full-node proces en ontwikkelt vervolgens verbeteringen op hetzelfde proces. “Intel houdt ervan om ongeveer elke drie jaar deze grote stappen te nemen en vervolgens kleine iteraties te doen die niet te herontwerpintensief zijn,” zei Bohr.
Andere chipmakers ontwikkelen full- en half-node-processen met node-namen die Intel voor lijken te zijn. “Some of that is competitive posturing,” zei Bohr, eraan toevoegend dat Intel nog steeds voor ligt in de procesrace.
Foundries geeft klanten echter verschillende opties. Laten we zeggen dat 16nm/14nm een startpunt is. “Sommigen zullen op 14nm blijven en direct naar 7nm springen,” zei Patton van GlobalFoundries. “Sommigen zijn op zoek naar een uitbreiding van 14nm.”
Zo is 12nm een uitbreiding van 16nm/14nm. Het levert iets betere prestaties dan 16nm/14nm.
Aan de voorrand zijn gieterijen bezig met het opvoeren van 10nm/7nm. Intels 14nm-proces is ruwweg gelijkwaardig aan 10nm van andere gieterijen. Intels 10nm is vergelijkbaar met 7nm van GlobalFoundries en TSMC, evenals 8nm van Samsung.
“Er zijn vier technologieaanbiedingen in wat ik de ‘7nm-zone’ zou noemen,” legde Patton uit. “We kunnen debatteren over wie de meeste dichtheid heeft en goedkoper is met de beste prestaties. Maar ze zitten allemaal in dezelfde postcode in PPAC.”
Patton verwijst naar de belangrijkste maatstaven voor klanten – vermogen, prestaties, gebied en kosten. Dus welk knooppunt biedt de beste PPAC? Net als voorheen hangt dat grotendeels af van het ontwerp en de toepassing. “Gieterijklanten zijn slim genoeg om te weten dat hun beslissingen over wie en welk proces te gebruiken uiteindelijk zullen afhangen van de prestaties van de technologie, de economie en de verstandhouding tussen gieterij en klant,” zei Joanne Itow, managing director voor productie bij Semico Research.
Een gieterijklant, die op voorwaarde van anonimiteit sprak, schetste een mogelijke strategie. Over het algemeen is het vlaggenschip van een bedrijf gericht op een full-node-proces, zoals 16nm/14nm en 7nm, aldus de gieterij.
Dan kan een bedrijf een aantal derivaten of nieuwe chips hebben die voor 16nm/14nm zijn gepland. Voor die chips zal een bedrijf kijken naar de half-node processen zoals 12nm/11nm. “In plaats van gewoon alle lagen te schalen, schalen de gieterijen geselecteerde lagen met deze node-lets op 12nm/11nm,” volgens de gieterij. “Dus ik kan van 14nm naar 11nm of iets daartussenin gaan zonder extra maskeerlagen, complexiteit of kosten toe te voegen.”
12nm en/of 11nm zijn om andere redenen aantrekkelijk. In veel gevallen is het IP vergelijkbaar tussen 16nm/14nm en 12nm en 11nm, waardoor het een relatief eenvoudige beslissing is om naar deze node-lets over te stappen. Maar als het IP niet beschikbaar is op 12nm en/of 11nm, zal een klant van een gieterij de overstap naar deze node-lets vermijden.
Van daaruit kunnen klanten overstappen naar 7nm of aanverwante varianten. Dit alles hangt af van het ecosysteem. Niet alle foundries en IP-huizen kunnen het zich veroorloven om IP te ontwikkelen voor elke node en node-let. “Dat bemoeilijkt de adoptie van node-lets. Het is niet alleen de procestechnologie, maar de IP moet er ook zijn,” aldus de bron.
Dus klanten moeten naar de gehele oplossing kijken. “Je moet dieper kijken naar elk proces en de specificaties erbij pakken. Veel dingen hangen af van wat belangrijk is voor je ontwerp bij het kiezen van een proces,” zei Rhines van Mentor. “Het is ook belangrijk dat de foundry ofwel fysieke IP heeft die je kunt gebruiken, of dat je de mogelijkheid hebt om IP op RTL-niveau in je ontwerp te synthetiseren en er vertrouwen in hebt dat het zal werken.”
Daar komt nog bij dat foundries meer handholding moeten doen met klanten op 7nm. “Naast het gereedmaken van de technologie voor productie op 7nm, moeten foundries meer tijd besteden aan het helpen van ontwerpbedrijven bij het verlagen van ontwerpkosten, IP-verificatie en first-silicon-succes voor een snelle time-to-market”, aldus Wang van Gartner.
Er zijn nog andere overwegingen. Klanten van gieterijen moeten ook de verschillende processen onderzoeken en beslissen of ze aan hun behoeften voldoen.
Niet alle processen zijn gelijk. Maar de gieterijen gaan bij 10 nm/7 nm in dezelfde richting. Ten eerste maken ze de vinnen bij elke node groter en dunner, waardoor de aandrijfstroom toeneemt. Intels 14 nm finFET-technologie heeft bijvoorbeeld een vinafstand van 42 nm en een vinhoogte van 42 nm. Bij 10 nm is Intels vinafstand 34 nm en de vinhoogte 53 nm, wat betekent dat de vinnen groter zijn.
Fig. 4: vin-, metaal- en poortafstanden en celhoogte bij 14 nm vs. 10 nm. Bron: Intel
Om patronen te maken voor de vinnen en andere structuren, willen chipmakers EUV-lithografie. EUV zou het proces helpen vereenvoudigen, maar de technologie is nog niet klaar voor 10nm/7nm. In eerste instantie zullen ze dus 193nm immersie en multiple patterning gebruiken voor 10nm/7nm. Zo heeft Intel met behulp van 193nm immersie en self-aligned quadruple patterning (SAQP) een metaalafstand van 36nm ontwikkeld voor zijn 10nm-proces.
Intel’s 10nm-proces heeft 12 metaallagen. Het is overgestapt van koper op kobalt in de onderste twee interconnectielagen, wat een 5-10X verbetering van de elektromigratie en een 2X verlaging van de via-weerstand mogelijk maakt.
Vergelekenis: GlobalFoundries’ 7 nm finFET-proces heeft een vinafstand van 30 nm, een gecontacteerde gateafstand van 56 nm en een metaalafstand van 40 nm. In tegenstelling tot Intel gebruikt GlobalFoundries zelfuitgelijnde dubbele patronen voor de metaallagen.
“Dat geeft je veel meer flexibiliteit in wat je aan de achterkant doet,” zei Patton. “We krijgen dichtheid op andere manieren. Dus waar je kritieke paden hebt, kun je naar bredere lijnen gaan.”
GlobalFoundries’ strategie verschilt ook van Intel in de interconnect-metalen. “We hebben verbeteringen aangebracht in de koperen bedrading met ongeveer 100X voor elektromigratie. Dus we zijn in staat om in koper te blijven, wat enkele voordelen heeft op het gebied van opbrengst en complexiteit,” zei Patton.
GlobalFoundries gebruikt echter kobalt voor de contacten in de middle-of-line (MOL), wat de contactweerstand verlaagt.
Fig. 5: Interconnect, contact en transistor op verschillende nodes. Bron: Applied Materials.
Desondanks staan gieterijen voor een aantal uitdagingen bij het opvoeren van 10nm/7nm, dus klanten moeten de belangrijkste problemen met de technologie goed in de gaten houden. “De nummer één uitdaging is de fout in de randplaatsing. Dat is de combinatie van CD en overlay,” zegt Ben Rathsack, senior lid van de technische staf bij TEL. “De middle-of-line heeft de neiging om een uitdaging te hebben waar je je front-end met je back-end verbindt. Dat is echt waar de meeste complexiteit zit.”
Op termijn hopen TSMC en GlobalFoundries EUV in te voegen in de tweede iteratie van 7nm. Samsung daarentegen is van plan om EUV bij 7nm in het begin in te voegen.
Dit hangt af van de mate waarin EUV gereed is. “Als EUV volwassen genoeg wordt om de kosten te helpen verlagen, misschien in de tweede of derde generatie van 7nm, dan zou die implementatie kunnen gebeuren,” zei Rathsack.
What’s next?
Het is onduidelijk of alle node-namen op de lange termijn zullen blijven hangen. Een grotere vraag is hoe ver de FinFET-schaal zal reiken. “De weg naar 5 nm is vrij duidelijk. FinFET’s zullen minstens tot 5 nm worden uitgebreid. Het is mogelijk dat ze worden uitgebreid tot 3nm,” zegt Rick Gottscho, CTO bij LAM Research. “En daarna zullen er nog enkele andere oplossingen komen, of dat nu horizontaal of verticaal gate-all-around is. Er zullen nieuwe materialen zijn. Er zullen ook een heleboel uitdagingen zijn.”
De industrie onderzoekt de laterale gate-all-around FET en de nanosheet FET. In beide gevallen wordt een finFET op zijn kant gelegd en wordt er een gate omheen gewikkeld.
Fig. 6: Simulatie van de doorsnede van (a) finFET, (b) nanodraad, en (c) nanosheet. Bron: IBM
Het is nog te vroeg om te zeggen wat er bij 5 nm en daarna zal gebeuren. “5nm-apparaatstructuren zijn nog steeds niet bepaald door sommige gieterijen. Het lijkt erop dat TSMC en GF finFET’s zullen gebruiken. Samsung kiest mogelijk voor gate-all-around voor 5nm (en 4nm). Intel is op dit moment nog onbekend”, aldus Wang van Gartner. “Totdat er een aantal succesverhalen zijn op 7nm met EUV in productie, denk ik niet dat ontwerpers er verstandig aan doen zich vast te leggen op 5nm.”
Verhalen
De race naar 10/7nm
Nieuwe BEOL/MOL-doorbraken?
Variatie spreidingen op 10/7nm
Omhoogtingsproblemen en afwegingen voor EUV
Behoud van energieprofielen op 10/7nm
Multi-patterning problemen op 7nm, 5nm
Overlay uitdagingen in opkomst
What’s Next voor Atomic Layer Etch?
E-beam inspectie doet zijn intrede