Az alapítványok új node-okkal és a meglévő node-ok különböző eljárási lehetőségeivel árasztják el a piacot, zavart keltve és számos kihívást teremtve a chipgyártók számára.
Vannak teljes node-ok, például 10 nm és 7 nm, 5 nm-es és 3 nm-es R&D eljárások. De egyre több félcsomópont vagy “node-let” is bevezetésre kerül, köztük a 12 nm, 11 nm, 8 nm, 6 nm és 4 nm.
A node-letek a full-node eljárások származékai. Például a 12 nm és a 11 nm a 16 nm/14 nm kissé fejlettebb változatai. A 8 nm és a 6 nm pedig ugyanabba a kategóriába tartozik, mint a 7 nm.
Ez még kevésbé intuitív, mivel a node-ok elnevezései nem tükrözik a tranzisztorok specifikációjának tényleges fizikai méreteit, mint a múltban. Sőt, egyes chipgyártók a csomópontneveket azért hirdetik, hogy megmutassák vezető pozíciójukat a folyamatok versenyében. A valóságban azonban ezek önkényes számok, és sok iparági bennfentes úgy jellemzi őket, mint egyszerű marketingfogalmakat.
A csomóponti számok megértése a könnyű rész. Az öntödei ügyfelek számára az a kihívás, hogy eldöntsék, melyik eljárást használják egy tervezéshez, és hogy az nyújt-e bármilyen értéket. Az ügyfelek nem engedhetik meg maguknak, hogy a növekvő IC-tervezési költségek közepette minden egyes csomóponthoz új chipet fejlesszenek ki. “Tehát fontossági sorrendet kell felállítani és választani” – mondta Wally Rhines, a Siemens üzletágához tartozó Mentor elnök-vezérigazgatója. “Meg kell értenie az igényeit, és meg kell értenie (az öntöde) képességeit.”
Az öntödék számára a kihívást az jelenti, hogy mindezeket az új eljárásokat fel kell gyorsítaniuk. A 2018-ban nagy sorozatban történő gyártásra tervezett új 10 nm-es és 7 nm-es eljárások a mai 16 nm/14 nm-es finFET tranzisztorok méretezett és összetettebb változatain alapulnak. A finFET-ekben az áram szabályozása úgy valósul meg, hogy a lamella mindhárom oldalán egy-egy kaput valósítanak meg.
1. ábra: FinFET vs. planáris. Forrás: Forrás: Lam Research
Az első, 10 nm/7 nm-es változat optikai litográfiát és többszörös mintázást alkalmaz, ami több maszkréteget és kisebb jellemzőméretet hoz a képbe. A hibák megtalálása nehezebb. A különböző gyártóberendezések közötti eltérések pedig a 10 nm/7 nm-nél problémássá válnak.
Az ipar nyilvánvalóan kihívásokkal néz szembe. “A 7 nm-es öntödék gyártási felhasználása kiábrándító lehet” – mondta Samuel Wang, a Gartner elemzője. “Az okom az, hogy a 7 nm-es chipek tervezők általi első szilícium sikere sokkal alacsonyabb lesz, mint a korábbi node-oké. A magas tervezési költségek, a tervezés bonyolultsága és a partnerekkel való mély együttműködési követelmények megakadályozhatják, hogy a 7 nm-es SoC-k tervezése egy csapásra elsőszilícium-sikerré váljon.”
A chipgyártók várhatóan idővel kiküszöbölik a problémákat. Ezután a folyamat egyszerűsítése érdekében a gyártók remélik, hogy az extrém ultraibolya (EUV) litográfiát a 7 nm második fázisában és/vagy 5 nm-nél beilleszthetik. Az EUV-nek azonban még számos kihívással kell szembenéznie.
A FinFET-eket várhatóan 5 nm-re méretezik. Ezen túl a chipgyártók különböző következő generációs tranzisztortípusokon dolgoznak. A vevők más lehetőségeket is értékelnek, például a fejlett csomagolást.
A teljes csomóponti folyamatok ütemezése a hagyományos 2 éves ciklusról 2,5 és 3 év közé emelkedik. Mindazonáltal a teljes csomópontok és a node-letek miatt az iparágon nyomás nehezedik, hogy több és összetettebb technológiát gyorsabb ütemben szállítson le. “Vannak node-ok és inter-node-ok. Nem számít” – mondta Prabu Raja, az Applied Materials félvezető termékcsoportjának vezető alelnöke. “Felgyorsult időbeosztásban vagyunk. A vevők évről évre sürgetnek minket ezekkel a változásokkal.”
Mi a csomópont?
A chip tranzisztorokból és összeköttetésekből áll. A tranzisztorok kapcsolóként szolgálnak. Az összeköttetések, amelyek a tranzisztor tetején helyezkednek el, apró réz vezetékrendszerekből állnak, amelyek elektromos jeleket továbbítanak egyik tranzisztorról a másikra.
2. ábra: A chip képe az elülső és a hátsó résszel. Forrás: Wikipédia
A chipek 10-15 réteg réz összeköttetéssel rendelkeznek. Általában a második fémréteg, az úgynevezett kettes fém (M2) rendelkezik a legszorosabb osztással. “Történelmileg egy technológiai csomópont elnevezése az alkalmazott legszorosabb lépésköz töredékén alapult, jellemzően a legfinomabb routed pitch (az M2-ben)” – mondta Andy Wei, a TechInsights elemzője egy prezentációban.
A chipgyártók minden egyes csomópontnál 0,7-szeresére méretezték a tranzisztorok specifikációit. A tranzisztorok méretének csökkentésére szolgáló litográfiai technikák alkalmazásával az iparág minden egyes csomópontban 15%-os teljesítménynövekedést ért el, valamint 35%-os költségcsökkenést, 50%-os területnövekedést és 40%-os teljesítménycsökkenést. A képlet működött, ahogy a chipgyártók a különböző folyamatcsomópontok számszerű nanométeres elnevezésekkel, például 90 nm, 65 nm, 45 nm és így tovább.
A dolgok azonban a 28 nm után kezdtek szétesni. Az Intel továbbra is a 0,7X-es skálázási trendet követi. A 16nm/14nm-nél azonban mások eltértek a hagyományos egyenlettől, és lazítottak a fémosztáson. “A csomópontnevek régebben jelentettek valamit. Régebben fémosztásokhoz voltak kötve” – mondta Wei. “Egy bizonyos ponton elkezdtünk eltávolodni a lépésközöktől, és inkább a következő csomópontra és a funkciókra koncentráltunk.”
A csomópontnevek és a specifikációk tehát nem feleltek meg az M2 lépésköznek, és nem egyeztek meg egyik gyártótól a másikig. Összességében a mai csomópontnevek “inkább marketing alapú számok” – mondta. “Minden egyes node természetesen az előző node továbbfejlesztése.”
Még fontosabb, hogy 28 nm után nehezebbé vált a tranzisztorok specifikációjának skálázása. A litográfia néhány, de nem minden specifikáció esetében biztosította a zsugorítást.
Az egy tranzisztorra jutó költség – a méretezés egyik legfontosabb mérőszáma – így már nem mozgott meredek lineáris görbén lefelé. “Ha a dolgokat a tényleges osztásokhoz kötjük, akkor itt letérünk erről a vonalról. Ha a csomópont nevét a fémosztás osztva a tényleges tényezővel, akkor ez tényleg ellaposodik, és nem igazán követi az elvárásainkat abban, hogy mit kellene skáláznunk” – mondta.
Mellett egyre kevesebb öntödei ügyfél engedheti meg magának, hogy a növekvő tervezési költségek közepette a fejlett csomópontokra lépjen át. A Gartner szerint egy 16 nm/14 nm-es chip átlagos IC-tervezési költsége 80 millió dollár, szemben egy 28 nm-es síkbeli eszköz 30 millió dollárjával. A Gartner szerint egy 7 nm-es chip tervezése 271 millió dollárba kerül.
A 16 nm/14 nm-es finFET-re való áttérés sok ügyfél számára megfizethetetlenül drágává vált. “Ha az ügyfeleknek nincs szükségük a finFET-ek teljesítményére, akkor nem is gondolkodnak rajta, mert ez jelentős költségnövekedést jelent” – mondta Walter Ng, az UMC amerikai értékesítési alelnöke. “Még mindig sok ügyfelet látunk, akik a 28 nm-re összpontosítanak. Még kevesebb ügyfelet látunk, akik a finFET-eket nézik.”
Nem minden alkalmazáshoz van szükség a csúcstechnológiás csomópontokra. “Ha megnézzük az autóipart vagy az IoT-t, sok ilyen ügyfél nem engedheti meg magának a bleeding-edge node-okat. Az autóipar nagy része biztosan nem a csúcstechnológiát képviseli” – mondta Ng.
Vannak olyan öntödei ügyfelek, akik megengedhetik maguknak a fejlett csomópontok tervezési költségeit. Nekik a legújabb eljárásokra van szükségük a hagyományos alkalmazásokhoz, például az okostelefonokhoz.
Az új mozgatórugók az AI, a gépi tanulás és még a kriptovaluta is. “A világban robbanásszerűen terjednek a mélytanulási alkalmazások, ahol a képzéshez hatalmas számítási teljesítményre van szükség, amelyet általában GPU-k és speciális célú processzorok gyorsítanak fel” – mondta Aki Fujimura, a D2S vezérigazgatója. “Már csak ez az igény is növelni fogja a világ nagy teljesítményű számítástechnika iránti igényét. Tehát igen, mindenképpen szükség van a 7 nm-es és azon túli megoldásokra. A GPU-gyorsítás különösen a szimulációhoz, a képfeldolgozáshoz és a mélytanuláshoz nagyszerű. Mindezekre a célokra közel sincs elég számítási teljesítményünk mindahhoz, amit meg akarunk csinálni.”
Ezek eléréséhez a félvezetőipar nem engedheti meg magának, hogy megálljon – vagy akár csak lassítson -, ezért a chipgyártók továbbra is új módszereket találnak a chipek skálázásának előmozdítására. Ezek közül sokan a túlméretezésnek nevezett széles kategóriába tartoznak. Az Intel ezt “hiperskálázásnak” nevezi.”
A chipgyártók például a 22 nm/20 nm-es gyártástól kezdve kezdték alkalmazni a 193 nm-es merülő litográfiát és a különböző többszörös mintázási technikákat. A többszörös mintázás célja a 40 nm feletti lépésköz csökkentése, és olyan folyamatot jelent, amely több litográfiai, maratási és lerakási lépést alkalmaz a gyárban.
A struktúrák ugyanakkor a síkból 3D-sekké váltak. A finFET a legjobb példa erre. Aztán ott van a gate-over-contact és mások. Ez viszont megváltoztatja az anyagintegrációs mixet. “Ha a vertikális irányba való elmozdulásra gondolunk, rengeteg új anyag van. Hogyan helyezzük el őket? Hogyan távolítja el őket? Nagy változást látunk abban, ahogyan az anyagokról gondolkodunk” – mondta az Applied munkatársa, Raja.
Egy másik példában a gyártók tervezési technológiai kooptimalizálási technikákat alkalmaznak. Az ötlet itt az, hogy egy szabványos cellaelrendezésben minden egyes csomópontban csökkentsék a pályamagasságot és a cellaméretet.
A szabványos cellák előre meghatározott logikai elemek a tervezésben. A cellák egy rácshálóban vannak elrendezve. A sáv határozza meg a szabványos cellaelrendezés magasságát. Például 10 nm-nél az Imec szerint 7,5 sávos magasságú lehet, 64 nm-es kapuosztással és 48 nm-es fémosztással.
A 7 nm-nél aztán a magasság 7-ről 6 sávra csökken, ami az Imec szerint 56 nm-es kapu- és 36 nm-es fémosztást eredményez.
3. ábra: A méretnövelők által lehetővé tett cellatár skálázás Forrás: Imec: Imec
Ez viszont 0,52-szeres skálázási lökést biztosít. “A dimenzióskálázás kéz a kézben jár a szabványos cellasáv-magasság skálázásával” – mondta An Steegen, az Imec félvezető-technológiáért és rendszerekért felelős ügyvezető alelnöke. “Ez a kombináció 50%-os területcsökkenést eredményez csomópontról csomópontra.”
A 14 nm-nél kezdődően az Intel egy lépéssel továbbment a dupla magasságú sávtechnológia bevezetésével, ahol két sávkészletet kombinálnak. “(Az Intel) fogta az eredeti széles cellát és összehajtotta” – mondta a TechInsights munkatársa, Wei. “A felszínen úgy tűnik, hogy valójában sokkal nagyobb területet használ. Keskenyebb, de kétszer olyan magas. Az összehajtás lehetővé teszi számukra, hogy csökkentsék a területet. Amikor összehajtja a cellát, sokkal kisebb vezetékeket is használ, és képes alacsonyabb összellenállást és nagyobb teljesítményt elérni.”
Vita tárgya, hogy ez a technika visszahozza-e a hagyományos költség/tranzisztor görbét. De ez és más technikák egyre inkább az egyenlet szükséges részévé válnak. “Szükség van rá, mert minden egyes új csomóponttal rengeteg komplexitást adunk hozzá” – mondta Gary Patton, a GlobalFoundries technológiai vezetője. “Túl kell méretezni. Több mint 2,0-szeres skálázásra van szükség a követelmények teljesítéséhez.”
Szóval, mi a node és a node-let (néha inter-node-nak is nevezik) definíciója “A teljes node-oknak, legalábbis az Intel szempontjából, közel 2-szeres tranzisztorsűrűség-javulást kell megcélozniuk az előző node-hoz képest” – magyarázta Mark Bohr, az Intel vezető munkatársa és folyamatarchitektúra és integráció igazgatója. “A teljes csomópontokon jellemzően nagyobb technológiai változásokat vezetünk be, mint például a nagy k/metal-gate és a finFET. Az inter-node-ok azok, ahol további optimalizálást végzünk a teljes csomóponton.”
Zavaros lehetőségek
Az öntödék ügyfelei ettől függetlenül zavaros választási lehetőségekkel néznek szembe. A lehetőségek közül néhányat az alábbi ábra mutat be.
1. ábra: Öntödei tervek és a jelenlegi helyzetük. Forrás: Forrás: Elemzők, Foundry Reports/Semiconductor Engineering
A csomópontok megfejtésének egyik módja az Intel stratégiájának elkülönítése a többitől. Az Intel bevezet egy teljes csomóponti folyamatot, majd ugyanezen a folyamaton fejleszt továbbfejlesztéseket. “Az Intel szereti körülbelül háromévente megtenni ezeket a nagy lépéseket, majd kis iterációkat hajt végre, amelyek nem túlságosan újratervezés-igényesek” – mondta Bohr.
Más chipgyártók teljes és fél csomópontos eljárásokat fejlesztenek ki csomópontnevekkel, amelyek látszólag megelőzik az Intelt. “Ennek egy része versenyzői pózolás” – mondta Bohr, hozzátéve, hogy az Intel még mindig vezet az eljárások versenyében.
A Foundries azonban különböző lehetőségeket kínál az ügyfeleknek. Mondjuk a 16 nm/14 nm a kiindulási pont. “Néhányan maradnak a 14 nm-nél, és egyenesen a 7 nm-re ugranak” – mondta Patton, a GlobalFoundries munkatársa. “Néhányan a 14 nm kiterjesztését keresik.”
A 12 nm például a 16 nm/14 nm kiterjesztése. Ez valamivel jobb teljesítményt nyújt, mint a 16 nm/14 nm.
A vezető széleken az öntödék a 10 nm/7 nm-es gyártást folytatják. Az Intel 14 nm-es eljárása nagyjából megegyezik más öntödék 10 nm-es eljárásával. Az Intel 10 nm-es gyártása hasonló a GlobalFoundries és a TSMC 7 nm-es gyártásához, valamint a Samsung 8 nm-es gyártásához.
“Négy technológiai ajánlat van a “7 nm-es zónában” – magyarázta Patton. “Vitatkozhatunk azon, hogy kié a legnagyobb sűrűség és olcsóbb a legjobb teljesítmény mellett. De mindannyian ugyanabban az irányítószámban vannak a PPAC-ban.”
Patton az ügyfelek számára kulcsfontosságú mérőszámokra – teljesítmény, teljesítmény, terület és költség – utal. Tehát melyik csomópont biztosítja a legjobb PPAC-ot? Mint korábban, ez nagyban függ a tervezéstől és az alkalmazástól. “Az öntödék ügyfelei elég okosak ahhoz, hogy tudják, hogy a döntésük arról, hogy kit és milyen eljárást használjanak, végső soron a technológia teljesítményétől, a gazdaságosságtól és az öntöde és az ügyfél közötti kapcsolattól függ” – mondta Joanne Itow, a Semico Research gyártási ügyvezető igazgatója.
A névtelensége megőrzése mellett nyilatkozó egyik öntödei ügyfél felvázolt egy lehetséges stratégiát. Az öntöde szerint általában egy vállalat zászlóshajó chiptermékét egy teljes csomópontú eljárásra, például 16 nm/14 nm-re és 7 nm-re tervezik.
Ezután a vállalatnak lehetnek 16 nm/14 nm-re tervezett származékai vagy új chipjei. Ezek esetében a vállalat a félcsomópontos eljárásokat, például a 12 nm/11 nm-eseket fogja megvizsgálni. “Ahelyett, hogy az összes réteget skáláznák, az öntödék inkább kiválasztott rétegeket skáláznak ezekkel a 12nm/11nm-es node-letekkel” – állítja az öntöde. “Így 14 nm-ről 11 nm-re vagy valami közte lévőre tudok váltani anélkül, hogy maszkoló rétegeket, bonyolultságot vagy költségeket kellene hozzáadni.”
A 12 nm és/vagy 11 nm más okokból is vonzó. Sok esetben az IP hasonló a 16nm/14nm és a 12nm és 11nm között, így viszonylag egyszerű döntés ezekre a node-letekre való áttérés. Ha azonban az IP nem áll rendelkezésre 12 nm-en és/vagy 11 nm-en, az öntödei ügyfél el fogja kerülni az áttérést ezekre a node-letekre.
Ezektől kezdve az ügyfelek áttérhetnek a 7 nm-re vagy a kapcsolódó változatokra. Mindez az ökoszisztémától függ. Nem minden öntöde és IP-ház engedheti meg magának, hogy minden csomópontra és node-letre IP-t fejlesszen. “Ez megnehezíti a node-letek bevezetését. Nemcsak a folyamattechnológiáról van szó, hanem az IP-nek is ott kell lennie” – mondta a forrás szerint.
Az ügyfeleknek tehát a teljes megoldást kell vizsgálniuk. “Minden egyes folyamatot mélyebben meg kell vizsgálni, és meg kell szerezni a specifikációkat. Sok minden függ attól, hogy mi a fontos a tervezés szempontjából a folyamat kiválasztásakor” – mondta Rhines a Mentortól. “Az is fontos, hogy az öntöde rendelkezzen fizikai IP-vel, amelyet felhasználhat, vagy hogy képes legyen RTL-szintű IP-t szintetizálni a tervébe, és bízzon abban, hogy az működni fog.”
Ezeken felül az öntödéknek 7 nm-nél több segítséget kell nyújtaniuk az ügyfeleknek. “Amellett, hogy az öntödéknek 7 nm-es gyártásra kell felkészíteniük a technológiát, több időt kell fordítaniuk a tervező cégek támogatására a tervezési költségek csökkentése, az IP-verifikáció és az első szilícium sikere terén a gyors piacra jutás érdekében” – mondta Wang, a Gartner munkatársa.
Más szempontok is felmerülnek. Az öntödei ügyfeleknek is meg kell vizsgálniuk a különböző folyamatokat, és el kell dönteniük, hogy megfelelnek-e az igényeiknek.
Nem minden folyamat egyforma. De az öntödék hasonló irányba mozdulnak el a 10 nm/7 nm-nél. Egyrészt minden egyes csomópontnál magasabbá és vékonyabbá teszik a lamellákat, ami viszont növeli a meghajtóáramot. Az Intel 14 nm-es finFET technológiája például 42 nm-es lamellatávolsággal és 42 nm-es lamellamagassággal rendelkezik. A 10 nm-nél az Intel lamellatávolsága 34 nm, a lamellamagasság pedig 53 nm, vagyis a lamellák magasabbak.
4. ábra: Lamellák, fém, kapuosztás és cellamagasság 14 nm-nél vs. 10 nm-nél. Forrás: Forrás: Intel
A lamellák és más struktúrák mintázásához a chipgyártók EUV litográfiát szeretnének. Az EUV segítene egyszerűsíteni a folyamatot, de a technológia még nem áll készen a 10 nm/7 nm-re. Így kezdetben 193nm-es merítést és többszörös mintázást fognak használni a 10nm/7nm-esekhez. Az Intel például 193 nm-es merítéssel és önkiigazított négyszeres mintázással (SAQP) 36 nm-es fémosztást fejlesztett ki a 10 nm-es eljárásához.
Az Intel 10 nm-es eljárásában 12 fémréteg van. A legalsó két összekötő rétegnél a rézről a kobaltra tért át, ami 5-10-szeres javulást tesz lehetővé az elektromigrációban és 2-szeres csökkenést a via-ellenállásban.
A GlobalFoundries 7 nm-es finFET-eljárása összehasonlításképpen 30 nm-es lamellaosztással, 56 nm-es érintkező kapuosztással és 40 nm-es fémosztással rendelkezik. Az Intellel ellentétben a GlobalFoundries a fémrétegeknél önkiigazított kettős mintázást alkalmaz.
“Ez sokkal nagyobb rugalmasságot biztosít a backenddel kapcsolatban” – mondta Patton. “A sűrűséget más módon érjük el. Így ahol kritikus útvonalak vannak, ott szélesebb vonalakat használhatunk.”
A GlobalFoundries stratégiája az összekötő fémek terén is eltér az Inteltől. “A rézvezetékeknél körülbelül 100x-os fejlesztéseket hajtottunk végre az elektromigráció miatt. Így képesek vagyunk megmaradni a réznél, ami a hozam és a komplexitás szempontjából némi előnnyel jár” – mondta Patton.”
A GlobalFoundries azonban a vonal közepén (MOL) kobaltot használ az érintkezőkhöz, ami csökkenti az érintkezési ellenállást.”
5. ábra: Interkonnektor, érintkező és tranzisztor különböző csomópontokban. Forrás: V: Forrás: Applied Materials.
Mindemellett az öntödéknek némi kihívással kell szembenézniük a 10 nm/7 nm-es technológia felfuttatása során, ezért az ügyfeleknek figyelemmel kell kísérniük a technológiával kapcsolatos legfontosabb problémákat. “Az első számú kihívás az élelhelyezési hiba. Ez a CD és az overlay kombinációja” – mondta Ben Rathsack, a TEL műszaki részlegének vezető munkatársa. “A vonal közepén általában ott van kihívás, ahol a front-end és a backend összekapcsolása történik. Valójában ott a legbonyolultabb.”
A TSMC és a GlobalFoundries reméli, hogy idővel a 7 nm-es gyártás második iterációjába beillesztheti az EUV-t. Ezzel szemben a Samsung azt tervezi, hogy az EUV-t már az elején beilleszti a 7 nm-es gyártásnál.
Ez az EUV készenlététől függ. “Ha az EUV elég éretté válik ahhoz, hogy segíthet a költségek csökkentésében, talán a 7 nm második vagy harmadik generációjában, akkor ez a bevezetés megtörténhet” – mondta Rathsack.
Mi következik?
Nem világos, hogy az összes csomópontnév hosszú távon megmarad-e. Nagyobb kérdés, hogy a finFET mennyire lesz skálázható? “Az 5 nm-ig vezető út elég egyértelmű. A finFET-eket legalább 5 nm-ig kiterjesztik. Lehetséges, hogy 3 nm-re is kiterjesztik őket” – mondta Rick Gottscho, a LAM Research technológiai igazgatója. “És utána lesz még néhány más megoldás is, akár horizontális, akár vertikális kapukkal. Lesznek új anyagok. Sok kihívás is lesz.”
Az ipar vizsgálja a laterális gate-all-around FET-et és a nanosheet FET-et. Mindkét esetben egy finFET-et oldalra helyeznek, és egy kapu tekeredik köré.
6. ábra: (a) finFET, (b) nanodrót és (c) nanólap keresztmetszeti szimulációja. Forrás: IBM
Túl korai lenne megmondani, hogy mi fog történni 5 nm-en és azon túl. “Az 5 nm-es eszközszerkezeteket egyes öntödék még nem határozták meg. Úgy tűnik, hogy a TSMC és a GF finFET-et fog használni. A Samsung talán a gate-all-around-ot választja 5nm-re (és 4nm-re). Az Intel egyelőre még ismeretlen” – mondta Wang, a Gartner munkatársa. “Amíg nincs néhány sikertörténet a 7nm-en az EUV-vel a gyártásban, nem hiszem, hogy a tervezőknek bölcs dolog elkötelezniük magukat az 5nm mellett.”
Kapcsolódó történetek
A verseny a 10/7nm felé
Újabb BEOL/MOL áttörés?
Variáció terjedése 10/7 nm-en
Looming problémák és kompromisszumok az EUV-nél
Teljesítményprofilok fenntartása 10/7 nm-en
Multi-Patterning problémák 7 nm-en, 5 nm-en
Overlay kihívások emelkedőben
Mi a következő az atomi réteg maratásban?
E-sugaras ellenőrzés egyre nagyobb teret hódít