Foundries tulvivat markkinoille uusia solmuja ja erilaisia prosessivaihtoehtoja olemassa olevissa solmuissa, mikä aiheuttaa sekaannusta ja erilaisia haasteita piirivalmistajille.
On olemassa täydellisiä solmuprosesseja, kuten 10 nm:n ja 7 nm:n prosesseja, joissa on 5 nm:n ja 3 nm:n R&D. Mutta käyttöön otetaan myös yhä enemmän puolisolmuja eli ”node-lettejä”, kuten 12 nm, 11 nm, 8 nm, 6 nm ja 4 nm.
Node-letit ovat full-node-prosessien johdannaisia. Esimerkiksi 12 nm ja 11 nm ovat hieman kehittyneempiä versioita 16 nm/14 nm:stä. Ja 8nm ja 6nm kuuluvat samaan kategoriaan kuin 7nm.
Tämä muuttuu vielä vähemmän intuitiiviseksi, koska node-nimet eivät heijasta transistorin speksien todellisia fyysisiä mittoja, kuten aiemmin. Itse asiassa jotkut piirivalmistajat mainostavat solmujen nimiä osoittaakseen johtoasemansa prosessikilpailussa. Todellisuudessa nämä numerot ovat kuitenkin mielivaltaisia, ja monet alan sisäpiiriläiset luonnehtivat niitä pelkiksi markkinointitermiksi.
Solmunumeroiden ymmärtäminen on helppoa. Valimoasiakkaiden haasteena on päättää, mitä prosessia suunnittelussa kannattaa käyttää ja onko siitä mitään hyötyä. Asiakkailla ei ole varaa kehittää uutta sirua jokaista solmua varten IC-suunnittelukustannusten noustessa. ”On siis priorisoitava ja valittava”, sanoo Wally Rhines, Siemensin liiketoimintaan kuuluvan Mentorin toimitusjohtaja. ”Sinun on ymmärrettävä tarpeesi ja sinun on ymmärrettävä (valimon) kyvyt.”
Valimoiden haasteena on kaikkien näiden uusien prosessien käynnistäminen. Uudet 10 nm:n ja 7 nm:n prosessit, jotka on tarkoitus ottaa suuren volyymin tuotantoon vuonna 2018, perustuvat nykyisten 16 nm/14 nm:n finFET-transistorien skaalattuihin ja monimutkaisempiin versioihin. FinFET-transistoreissa virran säätö toteutetaan toteuttamalla portti jokaiselle evän kolmelle sivulle.
Kuva 1: FinFET vs. planar. Lähde: Lam Research
Ensimmäisessä 10 nm/7 nm:n versiossa käytetään optista litografiaa ja moninkertaista kuviointia, mikä tuo mukaan enemmän maskikerroksia ja pienempiä ominaisuuksien kokoja. Virheiden löytäminen on vaikeampaa. Ja eri valmistuslaitteiden välisestä vaihtelusta on tulossa hankalaa 10 nm/7 nm:ssä.
Yksiselitteisesti teollisuudella on edessään joitakin haasteita. ”7 nm:n valimotuotantokäyttö voi olla pettymys”, sanoi Samuel Wang, Gartnerin analyytikko. ”Syyni on se, että 7 nm:n sirujen suunnittelijoiden ensimmäinen pii onnistumisprosentti tulee olemaan paljon alhaisempi kuin aiemmissa solmuissa. Korkeat suunnittelukustannukset, suunnittelun monimutkaisuus ja syvälliset yhteistyövaatimukset kumppaneiden kanssa saattavat estää 7 nm:n SoC:ien suunnittelua muuttumasta kerralla ensimmäisen piin menestyjiksi.”
Siruvalmistajien odotetaan ajan myötä korjaavan ongelmat. Prosessin yksinkertaistamiseksi valmistajat toivovat sitten ottavansa extreme ultraviolet (EUV) -litografian käyttöön 7 nm:n ja/tai 5 nm:n toisessa vaiheessa. EUV:llä on kuitenkin vielä useita haasteita.
FinFET:ien odotetaan skaalautuvan 5 nm:iin. Sen jälkeen siruvalmistajat työskentelevät erilaisten seuraavan sukupolven transistorityyppien parissa. Asiakkaat arvioivat myös muita vaihtoehtoja, kuten kehittynyttä pakkaamista.
Kaiken kaikkiaan täyssolmuprosessien aikataulu on pidentymässä perinteisestä kahden vuoden syklistä 2,5-3 vuoteen. Täydellisten solmujen ja node-lettien myötä teollisuuteen kohdistuu kuitenkin paineita toimittaa enemmän ja monimutkaisempia teknologioita nopeammalla tahdilla. ”On solmuja ja solmujen välisiä solmuja. Sillä ei ole väliä”, sanoi Prabu Raja, Applied Materialsin Semiconductor Products Groupin vanhempi varatoimitusjohtaja. ”Olemme nopeutetussa aikataulussa. Asiakkaat painostavat meitä vuosittain kaikilla näillä muutoksilla.”
Mitä ovat noodit?
Siru koostuu transistoreista ja niiden välisistä yhteyksistä. Transistorit toimivat kytkiminä. Transistorin päällä olevat interconnectit koostuvat pienistä kuparijohtosarjoista, jotka siirtävät sähköisiä signaaleja transistorilta toiselle.
Kuva 2: Kuva sirusta, jossa on front-end ja back-end. Lähde: Wikipedia
Siruissa on 10-15 kerrosta kuparisia kytkentöjä. Yleensä toisella metallikerroksella, jota kutsutaan metalliksi kaksi (M2), on tiukin jako. ”Historiallisesti teknologiasolmun nimi perustui murto-osaan käytetystä tiukimmasta pitchistä, tyypillisesti hienoimmasta reititetystä pitchistä (M2:ssa)”, sanoi TechInsightsin analyytikko Andy Wei esityksessään.
Kussakin solmussa siruvalmistajat skaalasivat transistorien speksejä 0,7-kertaisesti. Käyttämällä litografiatekniikoita transistorin mittojen pienentämiseksi teollisuus sai aikaan 15 prosentin suorituskyvyn lisäyksen kussakin solmupisteessä sekä 35 prosentin kustannussäästön, 50 prosentin pinta-alan lisäyksen ja 40 prosentin tehon vähennyksen. Kaava toimi, kun piirivalmistajat marssivat eri prosessisolmuja alaspäin numeerisilla nanometrimerkinnöillä, kuten 90 nm, 65 nm, 45 nm ja niin edelleen.
Asiat alkoivat kuitenkin hajota 28 nm:n jälkeen. Intel jatkaa edelleen 0,7X skaalautumistrendiä. Mutta 16nm/14nm:llä muut poikkesivat perinteisestä yhtälöstä ja höllensivät metalliväliä. ”Solmujen nimet merkitsivät ennen jotain. Ne oli ennen sidottu metalliväleihin”, Wei sanoi. ”Jossain vaiheessa aloimme ajautua pois pitchistä ja keskittyä enemmän seuraavaan solmuun ja ominaisuuksiin.”
Solmujen nimet ja speksit eivät siis vastanneet M2-pitchiä, eivätkä ne täsmänneet toimittajalta toiselle. Kaiken kaikkiaan nykyiset solmujen nimet ovat ”enemmänkin markkinointiin perustuvia numeroita”, hän sanoi. ”Jokainen solmu on tietysti parannus edelliseen solmuun.”
Vielä tärkeämpää on se, että transistoreiden spesifikaatioiden skaalaaminen vaikeutui 28 nm:n jälkeen. Litografia mahdollisti joidenkin mutta ei kaikkien spesifikaatioiden kutistamisen.
Siten kustannukset transistoria kohti – yksi skaalauksen keskeisistä mittareista – eivät enää kulkeneet jyrkästi lineaarisesti alaspäin. ”Jos sidomme asiat todellisiin pituuksiin, olemme pääsemässä pois tältä linjalta. Jos kutsumme solmun nimeä metallipitchillä jaettuna todellisella kertoimella, se on todella tasaantumassa, eikä se todellakaan noudata odotuksiamme siitä, mitä meidän pitäisi skaalata”, hän sanoi.
Lisäksi yhä harvemmilla valimoiden asiakkailla oli varaa siirtyä edistyneisiin solmuihin suunnittelukustannusten nousun keskellä. Gartnerin mukaan 16 nanometrin/14 nanometrin sirun keskimääräinen IC-suunnittelukustannus on 80 miljoonaa dollaria, kun se 28 nanometrin planaarisen laitteen kohdalla on 30 miljoonaa dollaria. Gartnerin mukaan 7 nm:n sirun suunnittelu maksaa 271 miljoonaa dollaria.
Siirtyminen 16 nm:n/14 nm:n finFET-piiriin tuli monille asiakkaille kohtuuttoman kalliiksi. ”Jos asiakkaat eivät tarvitse finFET-piirien suorituskykyä, he eivät edes harkitse sitä, koska kustannukset nousevat merkittävästi”, sanoo Walter Ng, UMC:n Yhdysvaltain myynnin varajohtaja. ”Monet asiakkaat ovat edelleen keskittyneet 28 nm:iin. Vielä harvemmat asiakkaat tarkastelevat finFET:iä.”
Kaikki sovellukset eivät vaadi huippuluokan solmuja. ”Jos tarkastellaan autoteollisuutta tai IoT:tä, monilla näistä asiakkaista ei ole varaa bleeding-edge-nodeihin. Suuri osa autoteollisuudesta ei todellakaan ole huippuluokkaa”, Ng sanoi.
On valimoiden asiakkaita, joilla on varaa edistyneiden solmujen suunnittelukustannuksiin. Ne tarvitsevat uusimpia prosesseja perinteisiin sovelluksiin, kuten älypuhelimiin.
Uudet ajurit ovat tekoäly, koneoppiminen ja jopa kryptovaluutat. ”Maailma räjähtää käsiin syväoppimissovelluksilla, joiden harjoittelu vaatii massiivista laskentatehoa, jota yleensä kiihdyttävät GPU:t ja erikoisprosessorit”, sanoo D2S:n toimitusjohtaja Aki Fujimura. ”Pelkästään tämä tarve lisää huipputehokkaan laskennan kysyntää maailmassa. On siis ehdottomasti tarpeen siirtyä 7 nm:iin ja sitä pidemmälle. Erityisesti GPU-kiihdytykset soveltuvat erinomaisesti simulointiin, kuvankäsittelyyn ja syväoppimiseen. Kaikkiin näihin tarkoituksiin meillä ei ole läheskään riittävästi laskentatehoa kaikkeen siihen, mitä haluamme tehdä.”
Tämän saavuttamiseksi puolijohdeteollisuudella ei ole varaa pysähtyä – tai edes hidastua – minkä vuoksi siruvalmistajat jatkavat uusien keinojen etsimistä sirujen skaalautumisen vauhdittamiseksi. Monet niistä kuuluvat laajaan kategoriaan, jota kutsutaan yliskaalaamiseksi. Intel kutsuu sitä ”hyper-scalingiksi”.
Esimerkiksi 22 nm:n ja 20 nm:n välillä piirivalmistajat alkoivat käyttää 193 nm:n upotuslitografiaa sekä erilaisia monikuviointitekniikoita. Multiple patterning -menetelmällä pyritään pienentämään kuvioväliä yli 40 nm:n, ja siinä käytetään useita litografia-, syövytys- ja laskeutumisvaiheita tehtaalla.
Samaan aikaan rakenteet ovat siirtyneet tasomaisista 3D-rakenteisiin. FinFET on paras esimerkki. Sitten on gate-over-contact ja muita. Tämä puolestaan muuttaa materiaalien integrointiyhdistelmää. ”Kun ajatellaan siirtymistä vertikaaliseen suuntaan, tarvitaan paljon uusia materiaaleja. Miten ne talletetaan? Miten ne poistetaan? Materiaaleja koskeva ajattelutapa muuttuu huomattavasti”, Appliedin Raja sanoo.
Toisena esimerkkinä myyjät käyttävät suunnittelutekniikan yhteisoptimointitekniikoita. Tässä ideana on pienentää radan korkeutta ja solujen kokoa vakiosolujen asettelussa jokaisessa solmukohdassa.
Vakiosolut ovat valmiiksi määriteltyjä logiikkaelementtejä suunnittelussa. Solut on sijoitettu ruudukkoon. Rata määrittelee vakiosolujen asettelun korkeuden. Esimerkiksi 10 nm:ssä voi Imecin mukaan olla 7,5 raidan korkeus, jolloin porttijako on 64 nm ja metallijako 48 nm.
Silloin 7 nm:ssä korkeus pienenee 7:stä raidasta 6:een, jolloin porttijako on Imecin mukaan 56 nm ja metallijako 36 nm.
Kuvio 3: Solukirjaston skaalautuminen skaalautuvuusvahvistimilla mahdollistettuna Lähde: Imec: Imec
Tämä puolestaan tarjoaa 0,52-kertaisen skaalautumisboostin. ”Mittaskaalaus kulkee käsi kädessä soluradan korkeuden vakioskaalauksen kanssa”, sanoo An Steegen, Imecin puolijohdeteknologian ja -järjestelmien varatoimitusjohtaja. ”Tämä yhdistelmä antaa 50 prosentin pinta-alan kutistumisen solmusta solmuun.”
Alkaen 14 nm:stä Intel meni askeleen pidemmälle ottamalla käyttöön kaksoiskorkeusratateknologian, jossa kaksi ratasarjaa yhdistetään. ”(Intel) otti alkuperäisen leveän kennon ja taittoi sen”, TechInsightsin Wei sanoi. ”Päällisin puolin näyttää siltä, että se käyttää itse asiassa paljon enemmän pinta-alaa. Se on kapeampi, mutta sen korkeus on kaksinkertainen. Taittamalla se voidaan pienentää pinta-alaa. Kun solu taitetaan, käytetään myös paljon pienempiä linjoja ja pystytään pienempään kokonaisvastukseen ja korkeampaan suorituskykyyn.”
Voidaan keskustella siitä, tuoko tämä tekniikka skaalautumisen takaisin perinteiselle kustannus per transistori -käyrälle. Mutta tästä ja muista tekniikoista on tulossa välttämätön osa yhtälöä. ”Sitä tarvitaan, koska jokaisella uudella solmulla lisätään paljon monimutkaisuutta”, sanoo Gary Patton, GlobalFoundriesin teknologiajohtaja. ”Tarvitaan ylimitoitusta. Sinun täytyy skaalautua yli 2,0-kertaiseksi, jotta voit täyttää vaatimukset.”
Mikä on siis solmun ja node-letin (jota kutsutaan joskus inter-nodeiksi) määritelmä? ”Täydellisten solmujen, ainakin Intelin näkökulmasta, on tavoiteltava lähes 2-kertaista transistoritiheyden parannusta edelliseen solmuun verrattuna”, selitti Mark Bohr, vanhempi tiedemies ja prosessin arkkitehtuurista ja integraatiosta vastaava johtaja Intelillä. ”Täydellisissä solmupisteissä otetaan tyypillisesti käyttöön myös suuria teknologiamuutoksia, kuten high-k/metal-gate- ja finFET-tekniikat. Solmujen väliset solmut ovat paikkoja, joissa tehdään lisäoptimointia kyseiseen täyteen solmuun.”
Hämmentäviä vaihtoehtoja
Vaikka, valimoiden asiakkailla on edessään hämmentäviä valintoja. Osa vaihtoehdoista on lueteltu alla olevassa kaaviossa.
Kaavio 1: Valimosuunnitelmat ja niiden nykytilanne. Lähde: Analyytikot, Foundry Reports/Semiconductor Engineering
Yksi tapa tulkita solmuja on erottaa Intelin strategia muista. Intel ottaa käyttöön kokonaisen solmuprosessin ja kehittää sitten parannuksia samaan prosessiin. ”Intel haluaa ottaa näitä isoja askeleita noin kolmen vuoden välein ja tehdä sitten pieniä iteraatioita, jotka eivät ole liian uudelleensuunnittelua vaativia”, Bohr sanoi.
Muut siruvalmistajat kehittävät täysiä ja puolikkaita solmuprosesseja, joilla on solmunimet, jotka näyttävät olevan Inteliä edellä. ”Osa siitä on kilpailukeinottelua”, Bohr sanoi ja lisäsi, että Intel on edelleen kärjessä prosessikilpailussa.
Foundries antaa kuitenkin asiakkaille erilaisia vaihtoehtoja. Sanotaan, että 16 nm/14 nm on lähtökohta. ”Jotkut pysyvät 14 nm:ssä ja hyppäävät suoraan 7 nm:iin”, GlobalFoundriesin Patton sanoi. ”Jotkut etsivät 14 nm:n laajennusta.”
Esimerkiksi 12 nm on 16 nm/14 nm:n laajennus. Se tarjoaa hieman paremman suorituskyvyn kuin 16 nm/14 nm.
Johtavassa asemassa olevat valimot valmistavat 10 nm/7 nm:n tekniikkaa. Intelin 14 nm:n prosessi vastaa suunnilleen muiden valimoiden 10 nm:n prosessia. Intelin 10 nm vastaa GlobalFoundriesin ja TSMC:n 7 nm:n prosessia sekä Samsungin 8 nm:n prosessia.
”On neljä teknologiatarjontaa, joita kutsuisin ’7 nm:n vyöhykkeeksi'”, Patton selitti. ”Voimme keskustella siitä, kenellä on suurin tiheys ja halvempi ja paras suorituskyky. Mutta ne ovat kaikki samalla postinumerolla PPAC:ssa.”
Patton viittaa asiakkaiden kannalta keskeisiin mittareihin – tehoon, suorituskykyyn, pinta-alaan ja kustannuksiin. Mikä solmu tarjoaa siis parhaan PPAC:n? Kuten aiemminkin, se riippuu pitkälti suunnittelusta ja sovelluksesta. ”Valimoasiakkaat ovat tarpeeksi fiksuja tietääkseen, että heidän päätöksensä siitä, ketä ja mitä prosessia he käyttävät, riippuu viime kädessä teknologian suorituskyvystä, taloudellisuudesta sekä valimon ja asiakkaan välisestä suhteesta”, sanoo Semico Researchin valmistuksen toimitusjohtaja Joanne Itow.
Eräs nimettömänä pysyttelevä valimoasiakas hahmotteli yhden mahdollisen strategian. Yleensä yrityksen lippulaiva-sirutuote on valimon mukaan suunnattu koko solmun prosessille, kuten 16 nm/14 nm:n ja 7 nm:n prosessille.
Yhtiöllä saattaa sitten olla joitakin johdannaisia tai uusia siruja, jotka on suunniteltu 16 nm/14 nm:n prosessille. Niitä varten yritys tarkastelee puolen solmun prosesseja, kuten 12 nm/11 nm. ”Sen sijaan, että kaikki kerrokset skaalattaisiin, valimot skaalaavat valittuja kerroksia näillä 12nm/11nm:n node-letillä”, valimon mukaan. ”Voin siis siirtyä 14 nm:stä 11 nm:iin tai johonkin siltä väliltä lisäämättä maskikerroksia, monimutkaisuutta tai kustannuksia.”
12 nm ja/tai 11 nm ovat houkuttelevia myös muista syistä. Monissa tapauksissa IP on samankaltainen 16 nm/14 nm:n ja 12 nm:n ja 11 nm:n välillä, joten siirtyminen näihin solmupisteisiin on suhteellisen helppo päätös. Mutta jos IP:tä ei ole saatavilla 12 nm:ssä ja/tai 11 nm:ssä, valimoasiakkaat välttävät siirtymistä näihin node-letteihin.
Sen jälkeen asiakkaat voivat siirtyä 7 nm:iin tai niihin liittyviin variantteihin. Kaikki tämä riippuu ekosysteemistä. Kaikilla valimoilla ja IP-taloilla ei ole varaa kehittää IP:tä jokaiseen solmuun ja node-letiin. ”Tämä vaikeuttaa node-lettien käyttöönottoa. Kyse ei ole vain prosessiteknologiasta, vaan myös IP:n on oltava mukana”, lähde sanoo.
Asiakkaiden on siis tarkasteltava koko ratkaisua. ”On tarkasteltava syvällisemmin jokaista prosessia ja hankittava spesifikaatiot. Monet asiat riippuvat siitä, mikä on suunnittelun kannalta tärkeää prosessin valinnassa”, Mentorin Rhines sanoi. ”On myös tärkeää, että valimolla on joko fyysistä IP:tä, jota voit hyödyntää, tai että sinulla on mahdollisuus syntetisoida RTL-tason IP:tä omaan suunnitteluusi ja luottaa siihen, että se toimii.”
Tämän lisäksi valimoiden on tarjottava asiakkailleen enemmän apua 7 nm:ssä. ”Sen lisäksi, että valimoiden on tehtävä teknologia valmiiksi 7 nm:n tuotantoa varten, niiden on käytettävä enemmän aikaa suunnitteluyritysten avustamiseen suunnittelukustannusten vähentämisessä, IP:n verifioinnissa ja ensimmäisen piiosan onnistumisessa, jotta markkinoille saattaminen olisi nopeaa”, Gartnerin Wang sanoo.
On muitakin näkökohtia. Foundry-asiakkaiden on myös tutkittava eri prosesseja ja päätettävä, sopivatko ne heidän tarpeisiinsa.
Eivät kaikki prosessit ole samanlaisia. Mutta valimot liikkuvat samansuuntaisesti 10 nm/7 nm:n prosesseissa. Ensinnäkin ne tekevät lamelleista pitempiä ja ohuempia jokaisessa solmupisteessä, mikä puolestaan kasvattaa ajovirtaa. Esimerkiksi Intelin 14 nm:n finFET-teknologiassa on 42 nm:n lamelliväli ja 42 nm:n lamellien korkeus. 10 nm:ssä Intelin lamellijako on 34 nm ja lamellien korkeus 53 nm, eli lamellit ovat korkeammat.
Kuva 4: Lamellien, metallin, porttien jako ja kennon korkeus 14 nm:ssä vs. 10 nm:ssä. Lähde: Intel
Siruvalmistajat haluavat lamellien ja muiden rakenteiden kuvioimiseksi EUV-litografiaa. EUV helpottaisi prosessia, mutta tekniikka ei ole valmis 10 nm/7 nm:iin. Joten aluksi he käyttävät 193nm upotusta ja monikuviointia 10nm/7nm:lle. Esimerkiksi Intel kehitti 10 nm:n prosessissaan 193 nm:n upotusta ja itsesuuntautuvaa nelinkertaista kuviointia (self-aligned quadruple patterning, SAQP) käyttäen 36 nm:n metallikerroksen.
Intelin 10 nm:n prosessissa on 12 metallikerrosta. Se siirtyi kuparista kobolttiin kahdessa alimmassa liitäntäkerroksessa, mikä mahdollisti 5-10-kertaisen parannuksen elektromigraatiossa ja 2-kertaisen vähennyksen läpivientiresistanssissa.
Vertauksena GlobalFoundriesin 7 nm:n finFET-prosessissa on 30 nm:n lamelliväli, 56 nm:n porttiväli ja 40 nm:n metalliväli. Toisin kuin Intel, GlobalFoundries käyttää metallikerroksissa itsesuuntautuvaa kaksoiskuviointia.
”Se antaa paljon enemmän joustavuutta siihen, mitä teet backendissä”, Patton sanoi. ”Saamme tiheyttä muilla tavoin. Joten kriittisten polkujen kohdalla voidaan käyttää leveämpiä linjoja.”
GlobalFoundriesin strategia eroaa Intelistä myös metallien yhteenliittämisessä. ”Teimme parannuksia kuparijohdoissa noin 100-kertaisesti elektromigraation osalta. Pystymme siis pysymään kuparissa, millä on joitakin etuja saannon ja monimutkaisuuden suhteen”, Patton sanoi.
GlobalFoundries käyttää kuitenkin kobolttia linjan keskellä (MOL) olevissa koskettimissa, mikä pienentää koskettimen resistanssia.
Kuva 5: Interconnect, kontakti ja transistori eri solmuissa. Lähde: Applied Materials.
Valimoilla on kuitenkin edessään joitakin haasteita 10 nm/7 nm:n ramppauksessa, joten asiakkaiden on pidettävä tarkasti silmällä teknologian keskeisiä ongelmia. ”Haaste numero yksi on reunojen sijoitteluvirhe. Se on CD:n ja päällekkäisyyden yhdistelmä”, sanoo Ben Rathsack, TEL:n teknisen henkilökunnan vanhempi jäsen. ”Linjan keskellä on yleensä haasteena se, että etupää ja takapää yhdistetään. Siellä on todella eniten monimutkaisuutta.”
TsMC ja GlobalFoundries toivovat, että ajan myötä EUV saadaan käyttöön 7 nm:n toisessa iteraatiossa. Samsung sen sijaan aikoo lisätä EUV:n 7 nm:n alkuun.
Tämä riippuu EUV:n valmiudesta. ”Jos EUV:stä tulee niin kypsä, että se voi auttaa alentamaan kustannuksia, ehkä 7 nm:n toisessa tai kolmannessa sukupolvessa, niin se käyttöönotto voi tapahtua”, Rathsack sanoi.
Mitä seuraavaksi?
On epäselvää, pysyvätkö kaikki solmujen nimet pitkällä aikavälillä. Suurempi kysymys on, kuinka pitkälle finFET skaalautuu? ”Tie 5 nm:iin on melko selvä. FinFET:t laajenevat ainakin 5 nm:iin. On mahdollista, että niitä laajennetaan 3 nm:iin”, sanoo Rick Gottscho, LAM Researchin teknologiajohtaja. ”Ja sen jälkeen tulee joitain muita ratkaisuja, olipa kyse sitten horisontaalisesta tai vertikaalisesta gate-all-around-ratkaisusta. Tulee uusia materiaaleja. Myös haasteita tulee olemaan paljon.”
Teollisuus tutkii lateraalista gate-all-around FET:tä ja nanolevy-FET:tä. Molemmissa tapauksissa finFET asetetaan sivulleen ja portti kietoutuu sen ympärille.
Kuva 6: Poikkileikkaussimulaatio (a) finFET:stä, (b) nanolangasta ja (c) nanolevystä. Lähde: IBM
On liian aikaista sanoa, mitä tapahtuu 5 nm:ssä ja sen jälkeen. ”5 nm:n laiterakenteet ovat vielä määrittelemättä joissakin valimoissa. Näyttää siltä, että TSMC ja GF tulevat käyttämään finFET:iä. Samsung saattaa valita gate-all-around 5nm:lle (ja 4nm:lle). Intel on vielä tuntematon tällä hetkellä”, Gartnerin Wang sanoi. ”Ennen kuin 7 nm:llä on joitain menestystarinoita EUV:llä tuotannossa, en usko, että suunnittelijoiden on viisasta sitoutua 5 nm:iin.”
Seuraavia tarinoita
Kilpailu 10/7 nm:iin
Uudet BEOL/MOL läpimurrot?
Variaatioiden leviäminen 10/7nm:llä
Looming Issues and Tradeoffs For EUV
Maintaining Power Profiles At 10/7nm
Multi-Patterning Issues At 7nm, 5nm
Overlay Challenges On The Rise
What’s Next For Atomic Layer Etch?
E-beam Inspection Makes Inroads