Foundries estão inundando o mercado com novos nós e diferentes opções de processos nos nós existentes, espalhando confusão e criando uma variedade de desafios para os fabricantes de chips.
Existem processos de nós completos, como 10nm e 7nm, com 5nm e 3nm em R&D. Mas também há um número crescente de meios nós ou “node-lets” sendo introduzidos, incluindo 12nm, 11nm, 8nm, 6nm e 4nm.
Node-lets são derivados de processos de nós completos. Por exemplo, 12nm e 11nm são versões ligeiramente mais avançadas de 16nm/14nm. E 8nm e 6nm estão na mesma categoria que 7nm.
Isto se torna ainda menos intuitivo porque os nomes dos nós não refletem as dimensões físicas reais das especificações do transistor, como faziam no passado. Na verdade, alguns fabricantes de chips tout de nomes de nós para mostrar posição de liderança na corrida do processo. Na realidade, no entanto, estes são números arbitrários, e muitos dos membros da indústria os caracterizam como simples termos de marketing.
A compreensão dos números dos nós é a parte fácil. Para clientes de fundição, o desafio é decidir que processo usar para um projeto e se ele fornece algum valor. Os clientes não podem se dar ao luxo de desenvolver um novo chip para cada nó em meio a custos crescentes de design de CI. “Portanto, é preciso priorizar e escolher”, disse Wally Rhines, presidente e diretor executivo da Mentor, uma empresa da Siemens. “Você tem que entender suas necessidades e precisa entender (as capacidades da fundição)”
Para fundições, o desafio é acelerar todos esses novos processos”. Com previsão de produção em alto volume em 2018, os novos processos de 10nm e 7nm são baseados em versões escalonadas e mais complexas dos transistores finFET atuais de 16nm/14nm. Nos finFETs, o controle da corrente é realizado através da implementação de uma porta em cada um dos três lados de um fin.
Fig. 1: FinFET vs. planar. Fonte: Lam Research
A primeira versão de 10nm/7nm usará litografia óptica e padrões múltiplos, o que introduz mais camadas de máscara e tamanhos menores de características na mistura. Encontrar os defeitos é mais difícil. E a variação entre diferentes equipamentos de fabricação está se tornando problemática a 10nm/7nm.
Claramente, a indústria enfrenta alguns desafios. “O uso da produção de fundição de 7nm pode ser decepcionante”, disse Samuel Wang, um analista da Gartner. “Minha razão é que a primeira taxa de sucesso de 7nm de chips de silício pelos designers será muito inferior aos nós anteriores”. Os altos custos de design, a complexidade do design e os requisitos de colaboração profunda com parceiros podem impedir que o design dos SoCs de 7nm se torne o primeiro sucesso de silício em apenas uma tentativa”
Sem tempo, espera-se que os fabricantes de chips resolvam os problemas”. Então, para simplificar o processo, os fornecedores esperam inserir a litografia ultravioleta extrema (EUV) na segunda fase de 7nm e/ou a 5nm. EUV ainda tem vários desafios, no entanto.
FinFETs são esperados para a escala de 5nm. Além disso, os fabricantes de chips estão trabalhando em vários tipos de transistores de próxima geração. Os clientes também estão avaliando outras opções, como o empacotamento avançado.
Vários tipos de transistores, a cadência do processo de nó completo está se estendendo do ciclo tradicional de 2 anos para entre 2,5 e 3 anos. No entanto, com nós completos e node-lets, a indústria está sob pressão para entregar tecnologias mais complexas a um ritmo mais rápido. “Você tem nós e inter-nós. Não importa”, disse Prabu Raja, vice-presidente sênior do Grupo de Produtos Semicondutores da Applied Materials. “Estamos em uma linha de tempo acelerada. Os clientes estão nos empurrando anualmente com todas essas mudanças”
O que são nós?
Um chip consiste em transistor e interconexões. Os transístores servem como comutadores. As interconexões, que residem na parte superior do transistor, consistem em minúsculos esquemas de cabos de cobre que transferem sinais elétricos de um transistor para outro.”
Fig. 2: Imagem do chip com front-end e backend. Fonte: Wikipedia
Chips têm 10 a 15 camadas de interconexões de cobre. Geralmente, a segunda camada de metal, chamada metal dois (M2), tem o passo mais apertado. “Historicamente, um nome de nó de tecnologia era baseado em uma fração do passo mais apertado usado, normalmente o passo mais fino (em M2)”, disse Andy Wei, um analista da TechInsights, em uma apresentação.
Em cada nó, os fabricantes de chips escalaram as especificações do transistor em 0,7X. Usando técnicas litográficas para diminuir as dimensões do transistor, a indústria proporcionou um aumento de desempenho de 15% em cada nó, mais uma redução de 35% no custo, um ganho de área de 50% e uma redução de potência de 40%. A fórmula funcionou à medida que os fabricantes de chips marchavam pelos vários nós de processo com designações numéricas nanométricas, tais como 90nm, 65nm, 45nm e assim por diante.
No entanto, as coisas começaram a desmoronar-se após 28nm. A Intel continua a seguir a tendência de escalonamento de 0,7X. Mas aos 16nm/14nm, outros se desviaram da equação tradicional e relaxaram o passo do metal. “Nomes de nós costumavam significar algo. Eles costumavam ser afixados em grampos metálicos”, disse Wei. “Em algum momento, nós começamos a nos afastar do passo, focando mais no próximo nó e características”
Então os nomes dos nós e especificações não correspondiam ao passo M2, e não correspondiam de um fornecedor para o próximo. No geral, os nomes dos nós de hoje são “mais como um número baseado em marketing”, disse ele. “Cada nó, é claro, é uma melhoria do último nó.”
Mais importante, tornou-se mais difícil escalar as especificações do transistor depois de 28nm. Litografia forneceu os encolhimentos para algumas mas não todas as especificações.
Então, o custo por transístor – uma chave métrica na escala – não mais se moveu em uma curva linear descendente íngreme. “Se estamos amarrando as coisas aos lançamentos reais, estamos saindo dessa linha aqui. Se chamarmos o nome do nó pelo passo metálico dividido pelo fator real, ele está realmente achatando e não está realmente seguindo nossas expectativas no que deveríamos estar escalando”, ele disse.
Mais ainda, menos clientes de fundição poderiam se dar ao luxo de mudar para nós avançados em meio a custos de projeto crescentes. O custo médio do projeto do CI para um chip de 16nm/14nm é de US$ 80 milhões, comparado a US$ 30 milhões para um dispositivo planar de 28nm, de acordo com Gartner. Custa $271 milhões para projetar um chip de 7nm, de acordo com Gartner.
Movendo-se para finFETs a 16nm/14nm tornou-se proibitivamente caro para muitos clientes. “Se os clientes não precisam do desempenho do finFETs, eles não estão nem pensando nisso porque é um aumento de custo significativo”, disse Walter Ng, vice-presidente de vendas dos EUA na UMC. “Ainda vemos muitos clientes focados em 28nm. Vemos ainda menos clientes a olhar para finFETs.
Nem todos os aplicativos requerem nós de ponta”. “Se você olhar para o setor automotivo ou IoT, muitos desses clientes não podem se dar ao luxo de sangrar nós de ponta. Muitos automotivos certamente não estão no limite de sangramento”, disse Ng.
Existem clientes de fundição que podem arcar com os custos de design a nós avançados. Eles precisam dos processos mais recentes para aplicativos tradicionais como smartphones.
Os novos drivers são IA, aprendizado de máquina e até mesmo moeda criptográfica. “O mundo está explodindo com aplicativos de aprendizagem profunda, onde o treinamento requer uma enorme potência computacional, normalmente acelerada por GPUs e processadores de propósito especial”, disse Aki Fujimura, chefe executivo da D2S. “Essa necessidade sozinha aumentará a demanda mundial de computação de alta performance”. Portanto, sim, absolutamente há uma necessidade de ir até 7nm e mais além”. A aceleração da GPU, em particular, é ótima para simulação, processamento de imagens e para aprendizado profundo. Para todos esses fins, não temos em nenhum lugar perto da potência de computação suficiente para fazer tudo o que queremos fazer”
Para conseguir isso, a indústria de semicondutores não pode se dar ao luxo de parar – ou até mesmo diminuir a velocidade – razão pela qual os fabricantes de chips continuam a encontrar novas maneiras de impulsionar a escala do chip. Muitas delas pertencem a uma categoria ampla chamada sobre-escalonamento. A Intel a chama de “hiper-escalonamento”
Por exemplo, a partir de 22nm/20nm, os fabricantes de chips começaram a usar litografia de imersão de 193nm, juntamente com várias técnicas de padrões múltiplos. Com o objectivo de reduzir o passo para além dos 40nm, o patterning múltiplo envolve um processo de utilização de várias litografias, gravura e passos de deposição na fabrica.
Ao mesmo tempo, as estruturas passaram de planar para 3D. O finFET é o melhor exemplo. Depois, você tem o gate-over-contact e outros. Isto, por sua vez, muda o mix de integração de materiais. “Quando se pensa em ir na vertical, há muitos materiais novos. Como você os deposita? Como você os remove? Vemos uma grande mudança na maneira como pensamos sobre os materiais”, disse Raja, da Applied.
Então, em outro exemplo, os vendedores usam técnicas de co-optimização de tecnologia de design. A idéia aqui é reduzir a altura da pista e o tamanho da célula em um layout de célula padrão em cada nó.
Células padrão são elementos lógicos pré-definidos em um design. As células são dispostas em uma grade. A pista define a altura de um layout de célula padrão. Por exemplo, 10nm pode ter uma altura de 7,5 trilhos com um passo de porta de 64nm e um passo de metal de 48nm, de acordo com Imec.
Então, a 7nm, a altura é reduzida de 7 para 6 trilhos, o que resulta em um passo de porta e metal de 56nm e 36nm, respectivamente, de acordo com Imec.
Fig. 3: Escala da biblioteca de células habilitada por boosters de escalonamento Fonte: Imec
Este, por sua vez, fornece um aumento de escala de 0,52X. “O dimensionamento dimensional anda de mãos dadas com o dimensionamento padrão da altura da pista da célula”, disse An Steegen, vice-presidente executivo de tecnologia e sistemas de semicondutores da Imec. “Essa combinação está dando a você uma redução de 50% de área de nó a nó”
Iniciando às 14nm, a Intel deu um passo adiante ao introduzir uma tecnologia de pista de dupla altura, onde dois conjuntos de pistas são combinados. “(Intel) pegou a célula larga original e a dobrou”, disse Wei da TechInsights. “Na superfície, parece que está realmente usando muito mais área. É mais estreita, mas tem o dobro da altura. Dobrá-la permite que eles diminuam a área. Quando você dobra a célula, você também está usando linhas muito menores e capaz de ter uma menor resistência geral e maior desempenho”
É uma questão de debate se esta técnica traz a escala de volta na tradicional curva custo por transístor. Mas esta e outras técnicas estão se tornando uma parte necessária da equação. “Você precisa disso, porque está adicionando muita complexidade a cada um desses novos nós”, disse Gary Patton, diretor de tecnologia da GlobalFoundries. “Você precisa escalar demais. Você precisa escalar mais de 2.0X para atender aos requisitos”
Então, qual é a definição de um nó e de um node-let (às vezes chamado de inter-nós) “Nós completos, pelo menos de uma perspectiva da Intel, precisam ter como alvo uma melhoria próxima a uma densidade de 2X transistores em relação ao nó anterior”, explicou Mark Bohr, membro sênior e diretor de arquitetura e integração de processos da Intel. “Nós completos também são onde normalmente introduzimos grandes mudanças tecnológicas, tais como high-k/metal-gate e finFETs”. Os inter-nós são onde você faz mais otimização nesse nó completo”
Opções de Confusão
Independentemente, os clientes de fundição enfrentam algumas escolhas confusas. Algumas das opções estão listadas no gráfico abaixo.
Cartão 1: Planos de fundição e onde eles estão hoje. Fonte: Analistas, Relatórios de Fundição/ Engenharia de Semicondutores
Uma maneira de decifrar os nós é separar a estratégia da Intel das outras. A Intel introduz um processo de nó completo e depois desenvolve melhorias no mesmo processo. “A Intel gosta de dar esses grandes passos a cada três anos e depois fazer pequenas iterações que não são muito intensivas no redesenho”, disse Bohr.
Outros fabricantes de chips desenvolvem processos de nó completo e meio com nomes de nós que parecem estar à frente da Intel. “Parte disso é postura competitiva”, disse Bohr, acrescentando que a Intel ainda está à frente na corrida do processo.
Foundries, no entanto, estão dando aos clientes várias opções. Digamos que 16nm/14nm é um ponto de partida. “Alguns vão ficar a 14nm e saltar direto para 7nm”, disse Patton da GlobalFoundries. “Alguns estão procurando uma extensão de 14nm.”
Por exemplo, 12nm é uma extensão de 16nm/14nm. Ela proporciona um desempenho ligeiramente melhor do que 16nm/14nm.
No limite superior, as fundições estão subindo 10nm/7nm. O processo de 14nm da Intel é aproximadamente equivalente a 10nm de outras fundições. Os 10nm da Intel são similares aos 7nm da GlobalFoundries e TSMC, assim como os 8nm da Samsung.
“Há quatro ofertas de tecnologia no que eu chamaria a ‘zona de 7nm'”, explicou Patton. “Podemos debater quem tem mais densidade e é mais barato com o melhor desempenho”. Mas todas elas estão no mesmo código postal em PPAC”
Patton está se referindo às principais métricas para os clientes – potência, desempenho, área e custo. Então qual é o nó que fornece o melhor PPAC? Como antes, depende em grande parte do design e da aplicação. “Os clientes de fundição têm conhecimento suficiente para saber que suas decisões sobre quem e que processo usar dependerão, em última análise, do desempenho da tecnologia, da economia e da relação entre fundição e cliente”, disse Joanne Itow, diretora administrativa de produção da Semico Research.
Um cliente de fundição, que falou sob a condição de anonimato, delineou uma estratégia possível. Geralmente, o principal produto de chips de uma empresa é destinado a um processo de nó completo, como 16nm/14nm e 7nm, de acordo com a fundição.
Então, uma empresa pode ter alguns derivados ou novos chips programados para 16nm/14nm. Para esses, uma empresa vai olhar para os processos de meio nó como 12nm/11nm. “Ao invés de apenas escalar todas as camadas, as fundições estão escalando camadas selecionadas com estas node-lets a 12nm/11nm”, de acordo com a fundição. “Então, eu posso ir de 14nm a 11nm ou algo no meio sem adicionar camadas de máscara, complexidade ou custo”
12nm e/ou 11nm são atraentes por outras razões. Em muitos casos, o IP é semelhante entre 16nm/14nm e 12nm e 11nm, tornando uma decisão relativamente simples a mudança para estas node-lets. Mas se o IP não estiver disponível a 12nm e/ou 11nm, um cliente de fundição evitará mover-se para estas node-lets.
De lá, os clientes podem mover-se para 7nm ou variantes relacionadas. Tudo isso depende do ecossistema. Nem todas as fundições e casas IP podem se dar ao luxo de desenvolver IP em todos os nós e node-let. “Isso complica a adoção de node-lets. Não é apenas a tecnologia do processo, mas o IP também precisa estar lá”, de acordo com a fonte.
Então os clientes devem olhar para a solução completa. “Você tem que olhar mais profundamente para cada processo e obter as especificações”. Muitas coisas dependem do que é importante para o seu design na escolha de um processo”, disse Mentor’s Rhines. “É também importante que a fundição tenha um IP físico que você possa utilizar, ou que você tenha a capacidade de sintetizar o IP de nível RTL no seu design e tenha confiança de que ele irá funcionar.”
Além disso, as fundições precisam fazer mais manuseio com os clientes a 7nm. “Além de tornar a tecnologia pronta para a produção fabril a 7nm, as fundições precisam gastar mais tempo ajudando as empresas de design na redução de custos de design, verificação de IP e sucesso do primeiro silicone para um rápido time-to-market”, disse Wang do Gartner.
Existem outras considerações. Os clientes da fundição também devem examinar os vários processos e decidir se eles se adequam às suas necessidades.
Nem todos os processos são iguais. Mas as fundições estão se movendo em direções semelhantes a 10nm/7nm. Por um lado, elas estão fazendo as aletas mais altas e mais finas em cada nó, o que por sua vez aumenta a corrente de acionamento. Por exemplo, a tecnologia finFET de 14nm da Intel tem um passo de aleta de 42nm e uma altura de aleta de 42nm. A 10nm, o passo das aletas da Intel é de 34nm e a altura das aletas é de 53nm, o que significa que as aletas são mais altas.
Fig. 4: aletas, metal, portões e altura das células a 14nm vs. 10nm. Fonte: Intel
Para modelar as barbatanas e outras estruturas, os fabricantes de chips querem a litografia EUV. O EUV ajudaria a simplificar o processo, mas a tecnologia não está pronta para 10nm/7nm. Portanto, inicialmente eles usarão imersão de 193nm e múltiplas padrões para 10nm/7nm. Por exemplo, usando imersão de 193nm e padrões quádruplos auto-alinhados (SAQP), a Intel desenvolveu um passo metálico de 36nm para seu processo de 10nm.
O processo de 10nm da Intel tem 12 camadas de metal. Ele passou de cobre para cobalto nas duas camadas mais baixas de interconexão, permitindo uma melhoria de 5-10X na eletromigração e uma redução de 2X na resistência.
Em comparação, o processo FinFET de 7nm da GlobalFoundries tem um passo de aleta de 30nm, um passo de porta contatada de 56nm, e um passo de metal de 40nm. Ao contrário da Intel, a GlobalFoundries está usando o autoalinhamento duplo para as camadas de metal.
“Isso lhe dá muito mais flexibilidade no que você faz no backend”, disse Patton. “Nós obtemos densidade de outras formas. Portanto, onde você tem caminhos críticos, você pode ir para linhas mais largas”.
A estratégia da GlobalFoundries também difere da Intel nos metais interconectados. “Fizemos melhorias na fiação de cobre em cerca de 100X para a eletromigração. Portanto, somos capazes de permanecer em cobre, o que tem algumas vantagens em rendimento e complexidade”, disse Patton.
GlobalFoundries, no entanto, está usando cobalto para os contatos no meio da linha (MOL), o que reduz a resistência de contato.
Fig. 5: Interconexão, contato e transistor em vários nós. Fonte: Materiais Aplicados.
Sol, porém, as fundições enfrentam alguns desafios para aumentar os 10nm/7nm, por isso os clientes devem estar atentos às questões-chave com a tecnologia. “O desafio número um é o erro de colocação da borda. Essa é a combinação de CD e overlay”, disse Ben Rathsack, membro sênior da equipe técnica da TEL. “O meio da linha tende a ter um desafio onde você está conectando o front-end com o backend. É realmente aí que está a maior complexidade”
Todos os anos, a TSMC e a GlobalFoundries esperam inserir o EUV na segunda iteração de 7nm. Em contraste, a Samsung planeia inserir EUV a 7nm no início.
Depende da prontidão do EUV. “Se o EUV se tornar maduro o suficiente para ajudar a reduzir custos, talvez na segunda ou terceira geração de 7nm, então essa implementação pode acontecer”, disse Rathsack.
O que se segue?
Não está claro se todos os nomes dos nós se manterão no longo prazo. Uma questão maior é até que ponto a escala finFET vai ficar? “O caminho para 5nm é bastante claro. Os FinFETs serão estendidos pelo menos até 5nm. É possível que eles sejam estendidos até 3nm”, disse Rick Gottscho, CTO da LAM Research. “E haverá algumas outras soluções depois disso, quer seja na horizontal ou na vertical. Haverá novos materiais. Haverá também muitos desafios”
A indústria está a explorar o FET de porta lateral e o FET de nano folha. Em ambos os casos, um finFET é colocado de lado e uma porta envolve-o.
Fig. 6: Simulação da secção transversal de (a) finFET, (b) nanowire, e (c) nanosheet. Fonte: IBM
É muito cedo para dizer o que vai acontecer a 5nm e mais além. “As estruturas de dispositivos de 5nm ainda são indeterminadas por algumas fundições. Parece que o TSMC e o GF irão usar finFETs. A Samsung pode escolher o gate-all-around para 5nm (e 4nm). A Intel ainda é desconhecida neste momento”, disse Wang de Gartner. “Até que haja algumas histórias de sucesso em 7nm com a EUV em produção, não acredito que os designers sejam sábios em se comprometerem com 5nm.”
Related Stories
The Race To 10/7nm
New BEOL/MOL Breakthroughs?
Divulgação de variações a 10/7nm
Problemas que se avizinham e tradeoffs para EUV
Manutenção dos perfis de potência a 10/7nm
Divulgação de multi-padronização a 7nm, 5nm
Desafios de superposição em ascensão
O que se segue para a camada atómica Etch?
Inspeção de feixe de elétrons faz incursões
>