Foundries zalewają rynek nowymi węzłami i różnymi opcjami procesów w istniejących węzłach, siejąc zamęt i tworząc różne wyzwania dla producentów chipów.
Istnieją procesy pełnowęzłowe, takie jak 10nm i 7nm, z 5nm i 3nm w R&D. Ale jest też coraz większa liczba pół-węzłów lub „node-lets” wprowadzanych, w tym 12nm, 11nm, 8nm, 6nm i 4nm.
Node-lets są pochodnymi procesów pełnowęzłowych. Na przykład, 12nm i 11nm są nieco bardziej zaawansowanymi wersjami 16nm/14nm. A 8nm i 6nm należą do tej samej kategorii co 7nm.
Staje się to jeszcze mniej intuicyjne, ponieważ nazwy węzłów nie odzwierciedlają rzeczywistych fizycznych wymiarów specyfikacji tranzystora, jak to miało miejsce w przeszłości. W rzeczywistości, niektórzy producenci układów scalonych podają nazwy węzłów, aby pokazać swoją pozycję lidera w wyścigu procesów. W rzeczywistości jednak są to liczby arbitralne, a wiele osób z branży określa je jako terminy marketingowe.
Zrozumienie numerów węzłów to łatwa część. Dla klientów odlewni, wyzwaniem jest podjęcie decyzji, którego procesu użyć do danego projektu i czy zapewnia on jakąkolwiek wartość. Klienci nie mogą sobie pozwolić na opracowanie nowego chipu dla każdego węzła w obliczu rosnących kosztów projektowania układów scalonych. „Trzeba więc ustalić priorytety i dokonać wyboru” – powiedział Wally Rhines, prezes i dyrektor generalny firmy Mentor, należącej do Siemens Business. „Musisz zrozumieć swoje potrzeby i musisz zrozumieć możliwości odlewni.”
Dla odlewni, wyzwaniem jest uruchomienie wszystkich tych nowych procesów. Nowe procesy 10nm i 7nm, które mają wejść do masowej produkcji w 2018 roku, są oparte na skalowanych i bardziej złożonych wersjach dzisiejszych tranzystorów finFET 16nm/14nm. W tranzystorach finFET kontrola prądu jest osiągana poprzez implementację bramki na każdej z trzech stron płetwy.
Fig. 1: FinFET vs. planarny. Źródło: Lam Research
Pierwsza wersja 10nm/7nm będzie korzystać z litografii optycznej i wielokrotnego patterningu, co wprowadza do miksu więcej warstw masek i mniejsze rozmiary cech. Znalezienie defektów jest trudniejsze. A zmienność pomiędzy różnymi urządzeniami produkcyjnymi staje się kłopotliwa przy 10nm/7nm.
Wyraźnie widać, że przemysł stoi przed pewnymi wyzwaniami. „Użycie produkcyjne foundry z 7nm może być rozczarowujące”, powiedział Samuel Wang, analityk z Gartner. „Mój powód jest taki, że pierwszy krzemowy wskaźnik sukcesu chipów 7nm przez projektantów będzie znacznie niższy niż w przypadku poprzednich węzłów. Wysokie koszty projektowania, złożoność projektu i wymagania dotyczące głębokiej współpracy z partnerami mogą uniemożliwić projektantom 7nm SoC osiągnięcie sukcesu na pierwszym silikonowym etapie.”
Z czasem producenci układów scalonych powinni rozwiązać problemy. Następnie, aby uprościć proces, sprzedawcy mają nadzieję na wprowadzenie litografii ekstremalnego ultrafioletu (EUV) w drugiej fazie 7nm i/lub w 5nm. EUV wciąż ma jednak kilka wyzwań.
FinFETy mają być skalowane do 5nm. Poza tym, producenci układów scalonych pracują nad różnymi typami tranzystorów następnej generacji. Klienci oceniają również inne opcje, takie jak zaawansowane pakowanie.
Wszystko wskazuje na to, że proces technologiczny w pełnym węźle wydłuża się z tradycyjnego cyklu dwuletniego do 2,5 – 3 lat. Niemniej jednak, w przypadku pełnych węzłów i węzłów-lotów, przemysł znajduje się pod presją, aby dostarczać więcej i bardziej złożonych technologii w szybszym tempie. „Masz węzły i międzywęzły. To nie ma znaczenia” – powiedział Prabu Raja, starszy wiceprezes Semiconductor Products Group w Applied Materials. „Jesteśmy na przyspieszonej linii czasu. Klienci popychają nas do przodu z tymi wszystkimi zmianami.”
Czym są węzły?
Układ scalony składa się z tranzystorów i połączeń. Tranzystory służą jako przełączniki. Interkonekty, które znajdują się na górze tranzystora, składają się z maleńkich miedzianych schematów elektrycznych, które przenoszą sygnały elektryczne z jednego tranzystora na drugi.
Ryc. 2: Obraz chipa z front-endem i back-endem. Źródło: Wikipedia
Chipy mają od 10 do 15 warstw miedzianych interkonektów. Ogólnie rzecz biorąc, druga warstwa metalu, zwana metalem dwa (M2), ma najciaśniejszy skok. „Historycznie, nazwa węzła technologicznego była oparta na ułamku najciaśniejszego skoku, zazwyczaj najdrobniejszego skoku (w M2),” powiedział Andy Wei, analityk TechInsights, w prezentacji.
Na każdym węźle, chipmakerzy skalowali specyfikacje tranzystorów o 0.7X. Używając technik litograficznych do zmniejszenia wymiarów tranzystorów, przemysł dostarczył 15% wzrost wydajności w każdym węźle, plus 35% redukcję kosztów, 50% wzrost powierzchni i 40% redukcję mocy. Formuła ta działała, gdy producenci układów scalonych maszerowali w dół różnych węzłów procesu z numerycznymi oznaczeniami nanometrów, takimi jak 90nm, 65nm, 45nm i tak dalej.
Rzeczy zaczęły się rozpadać po 28nm, jednak. Intel nadal podąża za trendem skalowania 0.7X. Ale na 16nm/14nm, inni odeszli od tradycyjnego równania i rozluźnił pitch metalu. „Nazwy węzłów kiedyś coś znaczyły. Kiedyś były one przypięte do metalowych podziałek” – powiedział Wei. „W pewnym momencie zaczęliśmy odchodzić od podziałki, skupiając się bardziej na następnym węźle i funkcjach.”
Więc nazwy węzłów i specyfikacje nie odpowiadały podziałce M2, i nie pasowały od jednego dostawcy do drugiego. Podsumowując, dzisiejsze nazwy węzłów są „bardziej jak numer oparty na marketingu”, powiedział. „Każdy pojedynczy węzeł jest oczywiście ulepszeniem ostatniego węzła.”
Co ważniejsze, trudniej było skalować specyfikacje tranzystorów po 28nm. Litografia zapewniała skurcze dla niektórych, ale nie dla wszystkich specyfikacji.
Więc, koszt na tranzystor – jeden kluczowy wskaźnik skalowania – nie poruszał się już po stromej krzywej liniowej w dół. „Jeśli wiążemy rzeczy z rzeczywistymi boiskami, to tutaj schodzimy z tej linii. Jeśli nazwiemy nazwę węzła przez podziałkę metalową podzieloną przez rzeczywisty współczynnik, to naprawdę spłaszcza się i naprawdę nie podąża za naszymi oczekiwaniami w tym, co mamy skalować,” powiedział.
Co więcej, mniej klientów odlewni mogło sobie pozwolić na przejście do zaawansowanych węzłów w obliczu rosnących kosztów projektowania. Według Gartnera, średni koszt projektu układu scalonego w technologii 16nm/14nm wynosi 80 milionów dolarów, w porównaniu do 30 milionów dolarów za urządzenie planarne w technologii 28nm. Zaprojektowanie układu 7nm kosztuje 271 milionów dolarów, według Gartnera.
Przejście na układy finFET w 16nm/14nm stało się zaporowo drogie dla wielu klientów. „Jeśli klienci nie potrzebują wydajności finFETów, nawet się nad tym nie zastanawiają, ponieważ jest to znaczący wzrost kosztów”, powiedział Walter Ng, wiceprezes ds. sprzedaży w USA w UMC. „Wciąż widzimy wielu klientów skupionych na 28nm. Widzimy jeszcze mniej klientów patrzących na finFETs.
Nie wszystkie aplikacje wymagają wiodących węzłów. „Jeśli spojrzymy na branżę motoryzacyjną lub IoT, wielu z tych klientów nie może sobie pozwolić na węzły typu bleeding-edge. Znaczna część branży motoryzacyjnej z pewnością nie jest na granicy wytrzymałości” – powiedział Ng.
Są klienci odlewni, którzy mogą sobie pozwolić na koszty projektowania w zaawansowanych węzłach. Potrzebują najnowszych procesów do tradycyjnych zastosowań, takich jak smartfony.
Nowe czynniki napędzające to AI, uczenie maszynowe, a nawet kryptowaluty. „Świat eksploduje aplikacjami do głębokiego uczenia się, w których szkolenie wymaga ogromnej mocy obliczeniowej, zwykle przyspieszanej przez procesory graficzne i procesory specjalnego przeznaczenia”, powiedział Aki Fujimura, dyrektor naczelny D2S. „Już sama ta potrzeba zwiększy światowe zapotrzebowanie na wysokowydajne systemy obliczeniowe. Więc tak, absolutnie istnieje potrzeba przejścia na 7nm i więcej. Akceleracja GPU jest szczególnie przydatna w symulacjach, przetwarzaniu obrazu i głębokim uczeniu się. Dla wszystkich tych celów, nie dysponujemy wystarczającą mocą obliczeniową, aby zrobić wszystko, co chcemy zrobić.”
Aby to osiągnąć, przemysł półprzewodnikowy nie może sobie pozwolić na zatrzymanie się – lub nawet spowolnienie – dlatego też producenci układów scalonych wciąż znajdują nowe sposoby na napędzanie skalowania układów. Wiele z nich mieści się w szerokiej kategorii zwanej przeskalowaniem. Intel nazywa to „hiperskalowaniem”.
Na przykład, począwszy od 22nm/20nm, producenci układów scalonych zaczęli stosować litografię zanurzeniową 193nm wraz z różnymi technikami wielokrotnego patterningu. Mające na celu zmniejszenie skoku powyżej 40nm, wielokrotne wzorcowanie obejmuje proces korzystania z kilku etapów litografii, wytrawiania i osadzania w fabryce.
W tym samym czasie, struktury przeszły z planarnych do 3D. FinFET jest najlepszym przykładem. Następnie, masz brama-over-contact i inne. To z kolei zmienia mieszankę integracyjną materiałów. „Kiedy myślimy o przejściu do pionu, pojawia się wiele nowych materiałów. Jak je osadzać? Jak je usunąć? Widzimy dużą zmianę w sposobie myślenia o materiałach,” powiedział Raja z firmy Applied.
Następnie, w innym przykładzie, sprzedawcy wykorzystują techniki kooptymalizacji technologii projektowania. Chodzi o to, aby zmniejszyć wysokość ścieżki i rozmiar komórki w standardowym układzie komórek w każdym węźle.
Standardowe komórki to predefiniowane elementy logiczne w projekcie. Komórki są ułożone w siatce. Ścieżka definiuje wysokość standardowego układu komórek. Na przykład, 10nm może mieć wysokość 7,5 ścieżki z gate-pitch 64nm i metal pitch 48nm, zgodnie z Imec.
Potem, przy 7nm, wysokość jest zmniejszona z 7 do 6 ścieżek, co skutkuje gate i metal pitch odpowiednio 56nm i 36nm, zgodnie z Imec.
Fig. 3: Skalowanie biblioteki komórek umożliwione przez boostery skalowania Źródło: Imec
To z kolei zapewnia 0,52x wzrost skalowania. „Skalowanie wymiarowe idzie w parze ze standardowym skalowaniem wysokości ścieżek komórek,” powiedział An Steegen, wiceprezes wykonawczy ds. technologii i systemów półprzewodnikowych w Imec. „Ta kombinacja daje 50% spadek powierzchni node to node.”
Zaczynając od 14nm, Intel poszedł o krok dalej wprowadzając technologię podwójnej wysokości ścieżek, gdzie dwa zestawy ścieżek są połączone. „(Intel) wziął oryginalną szeroką komórkę i złożył ją”, powiedział TechInsights’ Wei. „Na pierwszy rzut oka wygląda to tak, jakby faktycznie wykorzystywał dużo więcej powierzchni. Jest węższa, ale ma dwa razy większą wysokość. Składanie go pozwala im na zmniejszenie powierzchni. Kiedy składasz komórkę, używasz również znacznie mniejszych linii i jesteś w stanie mieć niższą ogólną rezystancję i wyższą wydajność.”
Jest to kwestia dyskusyjna, czy ta technika przynosi skalowanie z powrotem na tradycyjnej krzywej koszt-na-tranzystor. Ale ta i inne techniki stają się niezbędną częścią równania. „Potrzebujesz tego, ponieważ dodajesz dużo złożoności z każdym z tych nowych węzłów” – powiedział Gary Patton, główny technolog w GlobalFoundries. „Musisz przeskalować. Musisz przeskalować więcej niż 2.0X, aby spełnić wymagania.”
Więc, jaka jest definicja węzła i node-let (czasami nazywanych inter-węzłami) „Pełne węzły, przynajmniej z perspektywy Intela, muszą celować w blisko 2X poprawę gęstości tranzystorów w porównaniu do poprzedniego węzła”, wyjaśnił Mark Bohr, starszy współpracownik i dyrektor architektury procesowej i integracji w Intelu. „Pełne węzły są również miejscem, gdzie zazwyczaj wprowadzamy duże zmiany technologiczne, takie jak high-k/metal-gate i finFETs. Węzły międzywęzłowe to miejsca, gdzie dokonuje się dalszej optymalizacji na tym pełnym węźle.”
Zagmatwane opcje
Niezależnie od tego, klienci odlewni stoją w obliczu pewnych zagmatwanych wyborów. Niektóre z tych opcji przedstawiono na poniższym wykresie.
Wykres 1: Plany odlewni i ich obecna sytuacja. Źródło: Analysts, Foundry Reports/Semiconductor Engineering
Jednym ze sposobów rozszyfrowania węzłów jest oddzielenie strategii Intela od innych. Intel wprowadza proces w pełni węzłowy, a następnie rozwija ulepszenia na tym samym procesie. „Intel lubi robić te duże kroki mniej więcej co trzy lata, a następnie wykonywać małe iteracje, które nie są zbyt wymagające pod względem przeprojektowania”, powiedział Bohr.
Inni producenci układów scalonych rozwijają procesy pełnowęzłowe i półwęzłowe z nazwami węzłów, które wydają się wyprzedzać Intela. „Część z tego jest konkurencyjnym pozowaniem”, powiedział Bohr, dodając, że Intel nadal jest na czele wyścigu procesów.
Foundries, chociaż, dają klientom różne opcje. Powiedzmy, że 16nm/14nm jest punktem wyjścia. „Niektórzy pozostaną przy 14nm i przeskoczą od razu do 7nm” – powiedział Patton z GlobalFoundries. „Niektórzy szukają rozszerzenia 14nm.”
Na przykład, 12nm jest rozszerzeniem 16nm/14nm. Zapewnia on nieco lepszą wydajność niż 16nm/14nm.
Na wiodącej krawędzi, odlewnie zwiększają 10nm/7nm. Proces 14nm Intela jest z grubsza równoważny procesowi 10nm z innych odlewni. Intel’s 10nm jest podobny do 7nm z GlobalFoundries i TSMC, jak również 8nm z Samsung.
„Istnieją cztery oferty technologiczne w tym, co nazwałbym 'strefą 7nm’,” wyjaśnił Patton. „Możemy debatować, kto ma największą gęstość i jest tańszy z najlepszą wydajnością. Ale wszystkie one znajdują się w tym samym kodzie zip w PPAC.”
Patton odnosi się do kluczowych metryk dla klientów – mocy, wydajności, powierzchni i kosztów. Więc jaki węzeł zapewnia najlepszy PPAC? Tak jak poprzednio, w dużej mierze zależy to od projektu i zastosowania. „Klienci odlewni są wystarczająco bystrzy, aby wiedzieć, że ich decyzje dotyczące tego, kogo i jakiego procesu użyć, będą ostatecznie zależeć od wydajności technologii, ekonomii i relacji pomiędzy odlewnią a klientem”, powiedziała Joanne Itow, dyrektor zarządzający ds. produkcji w Semico Research.
Jeden z klientów odlewni, który rozmawiał pod warunkiem zachowania anonimowości, nakreślił jedną z możliwych strategii. Ogólnie rzecz biorąc, flagowy produkt firmy jest przeznaczony dla procesu pełnego węzła, takiego jak 16nm/14nm i 7nm, według odlewni.
Potem, firma może mieć pewne pochodne lub nowe chipy przeznaczone dla 16nm/14nm. Dla tych, firma będzie patrzeć na pół-węzłowych procesów, takich jak 12nm/11nm. „Zamiast po prostu skalować wszystkie warstwy, odlewnie skalują wybrane warstwy za pomocą tych węzłów w 12nm/11nm,” według odlewni. „Tak więc, mogę przejść z 14nm do 11nm lub czegoś pomiędzy bez dodawania warstw maskujących, złożoności lub kosztów.”
12nm i/lub 11nm są atrakcyjne z innych powodów. W wielu przypadkach, IP jest podobne pomiędzy 16nm/14nm a 12nm i 11nm, co sprawia, że przejście na te węzły jest stosunkowo prostą decyzją. Jeśli jednak IP nie jest dostępne w 12nm i/lub 11nm, klient odlewni będzie unikał przejścia na te węzły.
Potem klienci mogą przejść na 7nm lub pokrewne warianty. Wszystko to zależy od ekosystemu. Nie wszystkie odlewnie i domy IP mogą sobie pozwolić na rozwój IP w każdym węźle i node-let. „To komplikuje przyjęcie node-letów. Nie chodzi tylko o technologię procesową, ale także o IP”, według źródła.
Klienci muszą więc patrzeć na całe rozwiązanie. „Musisz spojrzeć głębiej na każdy proces i uzyskać specyfikacje. Wiele rzeczy zależy od tego, co jest ważne dla Twojego projektu przy wyborze procesu” – powiedział Rhines z firmy Mentor. „Ważne jest również, aby odlewnia posiadała albo fizyczną własność intelektualną, którą można wykorzystać, albo możliwość syntezy własności intelektualnej na poziomie RTL do swojego projektu i pewność, że to zadziała.”
Na dodatek, odlewnie muszą bardziej pomagać klientom w 7nm. „Poza przygotowaniem technologii do produkcji w fabryce w 7nm, odlewnie muszą poświęcić więcej czasu na pomoc firmom projektowym w zakresie redukcji kosztów projektowania, weryfikacji IP i sukcesu pierwszego krzemu w celu skrócenia czasu wprowadzenia produktu na rynek” – powiedział Wang z Gartnera. Klienci odlewni muszą również zbadać różne procesy i zdecydować, czy pasują one do ich potrzeb.
Nie wszystkie procesy są takie same. Ale odlewnie zmierzają w podobnych kierunkach w 10nm/7nm. Z jednej strony, w każdym węźle robią wyższe i cieńsze żebra, co z kolei zwiększa prąd napędowy. Na przykład, technologia 14nm finFET Intela ma 42nm rozstawu i 42nm wysokości żeberek. W 10nm, podziałka płetw Intela wynosi 34nm, a wysokość płetw 53nm, co oznacza, że są one wyższe.
Rys. 4: Rozstaw płetw, metalu, bramek i wysokość komórek w 14nm vs. 10nm. Źródło: Intel
Aby wzorować płetwy i inne struktury, chipmakerzy chcą litografii EUV. EUV pomogłoby uprościć proces, ale technologia ta nie jest jeszcze gotowa na 10nm/7nm. Tak więc początkowo będą używać 193nm immersji i wielokrotnego wzorowania dla 10nm/7nm. Na przykład, używając 193nm immersji i samoustawionego czterokrotnego wzorcowania (SAQP), Intel opracował 36nm podziałki metalu dla swojego procesu 10nm.
Proces 10nm Intela ma 12 warstw metalu. Przeszedł z miedzi na kobalt w najniższych dwóch warstwach interkonektu, umożliwiając 5-10X poprawę elektromigracji i 2X redukcję oporności przelotek.
Dla porównania, proces 7nm finFET firmy GlobalFoundries ma fin pitch 30nm, contacted gate pitch 56nm i metal pitch 40nm. W przeciwieństwie do Intela, GlobalFoundries używa samopoziomującego podwójnego wzorowania dla warstw metalowych.
„To daje ci dużo więcej elastyczności na to, co robisz na backend,” Patton powiedział. „Uzyskujemy gęstość w inny sposób. Więc tam, gdzie masz ścieżki krytyczne, możesz przejść do szerszych linii.”
Strategia GlobalFoundries różni się również od Intela w metalach interconnect. „Dokonaliśmy ulepszeń w okablowaniu miedzianym na poziomie około 100X dla elektromigracji. Jesteśmy więc w stanie pozostać przy miedzi, co ma pewne zalety w wydajności i złożoności” – powiedział Patton.
GlobalFoundries używa jednak kobaltu do styków w środku linii (MOL), co zmniejsza rezystancję styków.
Rys. 5: Interkonekt, styk i tranzystor w różnych węzłach. Źródło: Applied Materials.
Niemniej jednak odlewnie stoją przed pewnymi wyzwaniami związanymi z rampą 10nm/7nm, więc klienci muszą uważnie śledzić kluczowe problemy związane z tą technologią. „Wyzwaniem numer jeden jest błąd umieszczania krawędzi. Jest to połączenie CD i overlay” – powiedział Ben Rathsack, starszy członek personelu technicznego w TEL. „W środkowej części linii pojawia się problem połączenia frontu z zapleczem. To naprawdę tam jest największa złożoność.”
Z czasem TSMC i GlobalFoundries mają nadzieję wstawić EUV w drugiej iteracji 7nm. Natomiast Samsung planuje wstawić EUV w 7nm na początku.
Zależy to od gotowości EUV. „Jeśli EUV stanie się na tyle dojrzałe, że może pomóc obniżyć koszty, może w drugiej lub trzeciej generacji 7nm, wtedy to wdrożenie może się zdarzyć”, powiedział Rathsack.
Co dalej?
Nie jest jasne, czy wszystkie nazwy węzłów będą trzymać się w dłuższej perspektywie. Większym pytaniem jest, jak daleko sięgnie skala finFET? „Droga do 5nm jest całkiem jasna. FinFETy zostaną wydłużone co najmniej do 5nm. Możliwe, że zostaną wydłużone do 3nm,” powiedział Rick Gottscho, CTO w LAM Research. „Po tym czasie pojawią się inne rozwiązania, czy to w postaci poziomych, czy pionowych bramek. Pojawią się nowe materiały. Pojawi się też wiele wyzwań.”
Przemysł bada boczne bramki-all-around FET i nanopłytki FET. W obu przypadkach, finFET jest umieszczony na boku, a bramka owija się wokół niego.
Fig. 6: Symulacja przekroju (a) finFET, (b) nanodrutu i (c) nanosheet. Źródło: IBM
Jest zbyt wcześnie, aby powiedzieć, co stanie się w 5nm i dalej. „Struktury urządzeń 5nm są wciąż nieokreślone przez niektóre odlewnie. Wygląda na to, że TSMC i GF będą używać finFETów. Samsung może wybrać gate-all-around dla 5nm (i 4nm). Intel na razie pozostaje niewiadomą” – powiedział Wang z Gartnera. „Dopóki nie pojawią się jakieś sukcesy na 7nm z EUV w produkcji, nie wierzę, że projektanci są mądrzy, aby zobowiązać się do 5nm.”
Powiązane historie
The Race To 10/7nm
New BEOL/MOL Breakthroughs?
Wariantyzm w 10/7nm
Kwestie pomniejszania i kompromisy dla EUV
Utrzymywanie profili mocy w 10/7nm
Kwestie wieloprofilowości w 7nm, 5nm
Wyzwania związane z nakładaniem warstw rosną
Co dalej z wytrawianiem warstw atomowych?
Inspekcja wiązką elektronów wkracza do akcji
Kwestie związane z wytrawianiem warstw atomowych w 7nm, 5nm