Chips maken op 3 nm en verder

Selecte gieterijen beginnen hun nieuwe 5 nm-processen op te voeren met 3 nm in R&D. De grote vraag is wat er daarna komt.

De werkzaamheden voor het 2nm-knooppunt en daarna zijn in volle gang, maar er zijn tal van uitdagingen en er is enige onzekerheid aan de horizon. Er zijn al tekenen dat de gieterijen hun 3nm-productieschema’s met een paar maanden hebben verschoven als gevolg van verschillende technische problemen en de onvoorziene uitbraak van een pandemie, aldus analisten. COVID-19 heeft het momentum vertraagd en de verkoop in de IC-industrie beïnvloed.

Dit zal op zijn beurt waarschijnlijk de routekaarten voorbij 3nm uitstellen. Toch heeft het huidige klimaat de halfgeleiderindustrie niet tegengehouden. Vandaag de dag hebben gieterijen en geheugenfabrikanten een relatief hoge bezettingsgraad van hun fabrieken.

In de coulissen blijven gieterijen en hun klanten ondertussen werken aan de ontwikkeling van hun 3nm- en 2nm-technologieën, die nu zijn gepland voor ruwweg 2022 respectievelijk 2024. Er wordt ook gewerkt aan 1nm en verder, maar dat is nog ver weg.

Startend bij 3nm hoopt de industrie de overgang te maken van de huidige finFET-transistors naar gate-all-around FET’s. Bij 2 nm en misschien nog verder kijkt de industrie naar huidige en nieuwe versies van gate-all-around transistors.

Op deze nodes zullen chipmakers waarschijnlijk nieuwe apparatuur nodig hebben, zoals de volgende versie van extreme ultraviolet (EUV) lithografie. Er wordt ook gewerkt aan nieuwe depositietechnologieën, etstechnologieën en inspectie-/metrologietechnologieën.

Het behoeft geen betoog dat de ontwerp- en fabricagekosten hier astronomisch zijn. De ontwerpkosten voor een 3nm-chip bedragen $ 650 miljoen, vergeleken met $ 436,3 miljoen voor een 5nm-apparaat, en $ 222,3 miljoen voor 7nm, volgens IBS. Voorbij die nodes is het te vroeg om te zeggen hoeveel een chip zal kosten.

Niet alle ontwerpen vereisen geavanceerde nodes. In feite zijn stijgende kosten voor velen aanleiding om andere opties te verkennen, zoals geavanceerde verpakking. Een manier om de voordelen van schaalvergroting te benutten is door geavanceerde chips in een pakket te stoppen.

Semiconductor Engineering heeft een blik geworpen op wat er in het verschiet ligt op het gebied van de volgende transistors, fab-tools, materialen, verpakking en fotonica.

Nieuwe transistors en materialen
Transistors, een van de belangrijkste bouwstenen in chips, zorgen voor de schakelfuncties in apparaten. Decennialang waren chips op basis van planaire transistoren de meest geavanceerde apparaten op de markt.

Op 20nm liepen planaire transistoren tegen de muur. In reactie daarop stapte Intel in 2011 over op finFET’s op 22 nm, gevolgd door de gieterijen op 16 nm/14 nm. In finFET’s wordt de controle van de stroom bereikt door het implementeren van een poort aan elk van de drie zijden van een vin.

Met finFET’s zijn chipmakers doorgegaan met traditionele chipschaalvergroting. Maar finFET’s zullen naar verwachting hun kracht verliezen wanneer de vinbreedte 5 nm bereikt, wat ergens rond het 3 nm-knooppunt zal gebeuren. Daarom hopen geselecteerde chipfabrikanten in 2022 bij 3 nm over te stappen op een volgende generatie transistoren, nanosheet FET’s genaamd. Een nanosheet FET valt onder een categorie die gate-all-around FET’s wordt genoemd.

Een nanosheet FET is een uitbreiding van een finFET. Het is een finFET op zijn kant met een gate eromheen gewikkeld. Nanosheets verschijnen bij 3 nm en kunnen zich uitstrekken tot 2 nm of verder.

Figuur 1: Planaire transistors vs. finFET’s vs. nanosheet FET. Bron: Samsung

Er liggen nog andere opties op tafel die ook in de categorie gate-all-around vallen. Imec ontwikkelt bijvoorbeeld een forksheet FET voor 2 nm. Bij forksheet FET’s zijn zowel de nFET als de pFET in dezelfde structuur geïntegreerd. Een diëlektrische wand scheidt de nFET en de pFET. Dit is anders dan bij bestaande gate-all-around FET’s, die verschillende devices gebruiken voor de nFET’s en pFET’s.

Forksheet FET’s maken een nauwere n-to-p-afstand en vermindering van de oppervlakteschaling mogelijk. Imec’s 2 nm forksheet heeft een 42 nm gecontacteerde gate pitch (CPP) en een 16 nm metaal pitch. Ter vergelijking: nanosheets hebben een CPP van 45 nm en een metaalsteek van 30 nm.

Complementaire FET’s (CFET’s), een ander type gate-all-around-apparaat, zijn ook een optie bij 2 nm en misschien nog verder. CFET’s bestaan uit twee afzonderlijke nanodraad-FET’s (p-type en n-type). In principe wordt de p-type nanodraad bovenop een n-type nanodraad gestapeld.

“Het concept van CFET bestaat uit het ‘vouwen’ van de nFET op het pFET-apparaat, waardoor de n-naar-p-scheidingsflessenhals wordt geëlimineerd en, als gevolg daarvan, de voetafdruk van het actieve gebied van de cel met een factor twee wordt verminderd,” zei Julien Ryckaert, programmadirecteur bij Imec, in een recente paper.

CFET’s zijn veelbelovend. “Wanneer mensen kijken naar gate-all-around technologieën, en specifiek naar gestapelde complementaire nanodraden (CFET’s) en soortgelijke technologieën, zien ze deze faciliterende technologieën als het creëren van een buigpunt in de richting van 3nm, 2nm en 1nm logische schaalvergroting,” zei David Fried, vice-president van computationele producten bij Lam Research/Coventor. “Men bekijkt het traject van het gestapelde nanodraadlandschap samen met de volgende stappen om die overgang mogelijk te maken. Dit is wat mensen denken dat na 3 nm zou kunnen komen. Ik weet niet of iemand de knooppunten in die ruimte aan het definiëren is, maar deze technologieën zouden het volgende schaaltraject op 3nm en verder mogelijk kunnen maken.”

CFET’s en verwante transistors hebben echter enkele uitdagingen. “De problemen zijn de thermische processen,” zei Jeffrey Smith, senior lid van de technische staf bij TEL. “Je moet veel metalen neerleggen voor de hoge-temperatuurprocessen. Dus moet je de maximale thermische grenzen identificeren voor de barrièremetalen die nodig zijn tussen het contact en de interconnectie van de CFET.”

Al met al zullen CFET’s tijd nodig hebben om te ontwikkelen, omdat er vandaag heel weinig siliciumkennis is om uit te putten, en veel problemen om op te lossen. “CFET is veelbelovend, maar het is nog vroeg,” zei Handel Jones, CEO van IBS. “Een groot probleem is dat we, ook al zijn de poortstructuren verbeterd, de MOL en de BEOL moeten verbeteren. Anders is de prestatieverbetering beperkt.”

De fabricage van chips op 2nm/1nm brengt een hele reeks nieuwe problemen met zich mee, en er zullen nieuwe technieken en apparatuur nodig zijn in een groot aantal verschillende stappen. Dit blijkt duidelijk uit de dunne films die tijdens de fabricage worden aangebracht.

“Wanneer je begint te dalen naar lagen die minder dan 5 nm dik zijn in spin-coat afzettingen, ben je gevoelig voor kleine variaties in oppervlakte-energie,” zei James Lamb, Corporate Technical Fellow bij Brewer Science. “Dat kan komen door je substraat of door je materiaal. Je moet dus echt perfect zijn in je bevochtiging en het substraatoppervlak dat gecoat wordt, evenals het materiaal waarmee je coating aanbrengt, om geen defecten te hebben. Deze zijn dun genoeg waarbij de interfacedynamica de filmvorming domineert, net als bij zelfassemblageprocessen, en het is zeer gevoelig voor kleine veranderingen.”

Om dit in perspectief te plaatsen, kan een film van 1 nm een dikte van 5 tot 8 atomen hebben. Veel van deze films hebben een dikte van 30 tot 40 atomen.

“Dat neerleggen, het oppervlak nat maken, en het materiaal aan dat oppervlak laten hechten wordt een uitdaging,” zei Lamb. “Een belangrijke factor is de zuiverheid van de materialen. Als je enige variatie in het substraat hebt, krijg je een afwijking of een gelokaliseerde diktevariatie.”

Nieuwe EUV-scanners
Lithografie, de kunst van het patroon maken van minuscule elementen op chips, helpt bij het schalen van chips. Bij 3 nm en verder zullen chipmakers waarschijnlijk een nieuwe versie van EUV-lithografie nodig hebben, genaamd high-numerical aperture EUV (high-NA EUV).

Een uitbreiding van de huidige EUV, high-NA EUV is nog steeds in R&D. Gericht op 3nm in 2023, de mammoet-grote tool is complex en duur.

EUV is belangrijk om verschillende redenen. Jarenlang gebruikten chipmakers optische 193nm-lithografiescanners in de fab. Met behulp van multiple patterning hebben chipmakers de 193nm-lithografie uitgebreid tot 10nm/7nm. Maar bij 5 nm raken de huidige lithografische technologieën op hun retour.

Dat is waar EUV in het plaatje past. EUV stelt chipmakers in staat om de moeilijkste elementen op 7 nm en hoger te maken. “Het gebruik van EUV bij 13,5nm-golflengten zou het gemakkelijker en levensvatbaarder moeten maken”, zegt Aki Fujimura, CEO van D2S.

EUV is een moeilijk te ontwikkelen technologie geweest. Vandaag echter, verscheept ASML zijn nieuwste EUV-scanner. Met behulp van een 13,5 nm golflengte met een 0,33 NA lens, het systeem maakt 13 nm resoluties met een doorvoer van 170 wafers per uur.

Op 7 nm, chipmakers zijn het patroon van de kleine functies met behulp van een EUV-gebaseerde single patterning aanpak. Single patterning EUV zal worden uitgebreid tot ruwweg 30nm tot 28nm pitches. Daarbuiten hebben chipmakers EUV double patterning nodig, wat een moeilijk proces is.

“Zelfs als we meerdere patroontechnieken toepassen op EUV, zal overlay ongelooflijk moeilijk zijn,” zei Doug Guerrero, senior technoloog bij Brewer Science.

Double patterning EUV is nog steeds een optie bij 5nm/3nm en verder als het kosteneffectief blijkt te zijn. Maar om hun weddenschappen af te dekken, willen chipmakers high-NA EUV, zodat ze door kunnen gaan met de eenvoudigere single-patterning approach.

Een high-NA EUV-scanner is echter complex. Het systeem heeft een radicale 0,55 NA-lens die resoluties van 8 nm mogelijk maakt. In plaats van een traditioneel lensontwerp, zal het hoog-NA instrument een anamorfe lens gebruiken. Deze lens ondersteunt een vergroting van 8X in de scanmodus en 4X in de andere richting. Hierdoor wordt de veldgrootte met de helft gereduceerd. In sommige gevallen verwerkt een chipfabrikant dus een chip op twee verschillende maskers. Vervolgens worden de maskers aan elkaar genaaid en op de wafer gedrukt, wat een ingewikkeld proces is.

Er zijn nog andere problemen. De harsen voor hoog-NA zijn niet beschikbaar. Gelukkig kunnen de bestaande EUV maskertools worden benut voor 3nm en verder.

De industrie kan echter EUV maskervulplaten met nieuwe materialen nodig hebben. Dit vereist op zijn beurt snellere gereedschappen voor het afzetten van lege maskers met ionenbundels (IBD). “We werken agressief samen met onze belangrijkste klanten om verschillende geavanceerde functies binnen ons IBD-systeemontwerp vrij te geven die 3nm en verder zullen aanpakken,” zei Meng Lee, directeur van productmarketing bij Veeco.

Al met al staat high-NA voor verschillende uitdagingen. “High-NA EUV is nog steeds enkele jaren verwijderd van het bereiken van hoog-volume productiemogelijkheden,” zegt Patrick Ho, een analist bij Stifel Nicolaus. “ASML kan in 2021 beginnen met het leveren van beta-systemen. Maar zoals EUV ons heeft geleerd, betekenen betasystemen niet dat hoog-volume productie om de hoek ligt.”

Molecular-level processing
De chips van vandaag worden geproduceerd met behulp van verschillende atomaire-level processing tools. Bij een van deze technologieën, atomaire laagdepositie (ALD) genaamd, worden materialen laag voor laag afgezet.

Atomaire laag etsen (ALE), een verwante technologie, verwijdert gerichte materialen op atomaire schaal. Zowel ALD als ALE worden gebruikt in logica en geheugen.

De industrie werkt ook aan geavanceerde versies van ALD en ALE voor de sub-3nm-knooppunten. Gebiedsselectieve afzetting, een geavanceerde zelfuitgelijnde patroontechniek, is zo’n technologie. Selectieve afzetting, waarbij nieuwe chemische stoffen worden gecombineerd met ALD of moleculaire laagafzetting (MLD), houdt een proces in waarbij materialen en films op exacte plaatsen worden afgezet. In theorie kan selectieve afzetting worden gebruikt om metalen op metalen en diëlektrica op diëlektrica op een apparaat af te zetten.

Potentieel zou dit het aantal lithografie- en etsstappen in de stroom kunnen verminderen. Maar area-selective deposition is nog steeds in R&D temidden van een reeks uitdagingen.

Een andere technologie aan de horizon is moleculaire laag etsen (MLE). “ALE bestaat al sinds de jaren negentig”, zegt Angel Yanguas-Gil, hoofdmateriaalwetenschapper bij Argonne National Laboratory. “Het was gebaseerd op plasma’s, maar er zijn ontwikkelingen geweest voor anorganische materialen waarbij gebruik werd gemaakt van isotrope atomaire laag etsen, en dat is waar we nu zijn. Molecular layer etch is een uitbreiding daarvan voor hybride organische/anorganische materialen. Voor de halfgeleiderindustrie biedt het een manier om isotrope reductie van materialen uit te voeren die als maskers voor lithografie kunnen worden gebruikt.”

Voor chips die in de lage eencijferige knooppunten worden ontwikkeld, is een van de grote problemen de selectieve groei van apparaten. Een ander probleem is het verwijderen van specifieke materialen. Dus afwijkingen die opduiken in chips kunnen worden verwijderd met een soort ets, maar bij deze geometrieën kan elk materiaal dat overblijft op een wafer extra problemen veroorzaken, zoals een blokkade in het masker.

“De industrie heeft gekeken naar blokcopolymeren als een manier om deze strak gepatenteerde oppervlakken te produceren,” zei Yangaus-Gil. “Wanneer je de blokcopolymeeraanpak doet, krijg je heel mooie lijnen, maar ze gaan gepaard met veel ruwheid. De verkenning van dit proces is afhankelijk van ALD-precursoren. Men heeft nog niet aangetoond dat je selectief maskers kunt laten groeien. Maar als je moest gokken op de volgende weg, zal het waarschijnlijk in die richting gaan.”

Nagenoeg alle commerciële inspanningen in het verleden waren gericht op anorganische materialen, die dichter en dunner zijn dan organische materialen. Maar naarmate er meer organische materialen in de fabricageprocessen komen, worden de dingen complexer.

“Er zullen afwegingen zijn tussen de isotrope aard en de verzadigingswaarde die je krijgt voor de maskerafgifte, die in dit proces hoger is in termen van dikte, ook al is het materiaal van lagere dichtheid,” zei Yangaus-Gil. “Met MLE laten we een specifieke verbinding van het oppervlak los. Wat je in gedachten moet houden is hoe geordend de individuele lagen zijn, en hoe dat de toegankelijkheid beïnvloedt van de binding die je in het MLE-proces beoogt.”

Procesbeheersingsuitdagingen
Inspectie en metrologie zijn ook belangrijk. Inspectie maakt gebruik van diverse systemen om defecten in chips op te sporen, terwijl metrologie de kunst is om structuren te meten.

Inspectie wordt opgesplitst in twee categorieën – optisch en e-beam. Optische inspectie-instrumenten zijn snel, maar ze hebben een aantal beperkingen in de resolutie. E-beam inspectiesystemen hebben een betere resolutie, maar ze zijn langzamer.

Daarom heeft de industrie e-beam inspectiesystemen met meerdere bundels ontwikkeld, die in theorie de moeilijkste defecten bij hogere snelheden zouden kunnen vinden.

ASML heeft een e-beam inspectie-instrument met negen bundels ontwikkeld. Chipmakers willen echter een instrument met een groot aantal bundels om het proces te versnellen. Het is onduidelijk of de industrie dit gereedschap ooit op de markt zal brengen. De technologie staat nog voor een aantal uitdagingen.

Metrologie staat ook voor een aantal uitdagingen. Vandaag de dag gebruiken chipmakers verschillende systemen, zoals CD-SEM’s, optische CD en andere, om structuren te meten. CD-SEM’s verrichten top-down-metingen. Optische CD-systemen gebruiken gepolariseerd licht om structuren te karakteriseren.

Een decennium geleden dachten velen dat CD-SEM’s en OCD op hol zouden slaan. Daarom heeft de industrie de ontwikkeling van verschillende nieuwe soorten metrologie versneld, waaronder een röntgenmetrologietechnologie met de naam critical-dimension small-angle X-ray scattering (CD-SAXS). CD-SAXS maakt voor de metingen gebruik van transmissieverstrooiing onder een variabele hoek met een kleine bundelgrootte. De röntgenstralen hebben een golflengte van minder dan 0,1 nm.

Het is een niet-destructieve techniek. “CD-SAXS is conceptueel een zeer eenvoudige meting. Een röntgenbron stuurt een gerichte bundel röntgenstralen door een monster met een periodieke nanostructuur en een röntgencamera neemt een beeld van de verstrooide röntgenstralen. De meting wordt vervolgens herhaald voor een reeks invalshoeken,” aldus Joseph Kline, een materiaalingenieur bij NIST. “De periodiciteit resulteert in verstrooiing van één kristal, vergelijkbaar met wat wordt verkregen bij proteïnekristallografie. Het verstrooiingspatroon kan vervolgens omgekeerd worden opgelost om de gemiddelde vorm van de elektronendichtheidsverdeling van de periodieke structuur te verkrijgen. De verstrooiingsberekening is een Fourier-transformatie, zodat deze voor de meeste structuren rekenkundig eenvoudig is. CD-SAXS kan een oplossing bieden voor CD’s, wanorde in de CD, en verschillen in elektronendichtheid tussen lagen (die in verband kunnen worden gebracht met de samenstelling). De belangrijkste voordelen van CD-SAXS ten opzichte van conventionele OCD zijn dat de optische constanten atomaire eigenschappen zijn die onafhankelijk zijn van de grootte, de kleine golflengte geeft een hogere resolutie en vermijdt veel van de parametercorrelatieproblemen die OCD heeft, en de berekening is veel eenvoudiger. CD-SAXS kan ook begraven structuren en optisch ondoorzichtige lagen meten.”

In de loop der jaren hebben verschillende entiteiten veelbelovende resultaten laten zien met CD-SAXS. In sommige gevallen worden de röntgenstralen echter opgewekt door een grote synchrotron-opslagring in een R&D-faciliteit.

Dit is onpraktisch voor een fab. Voor CD-SAXS zijn compacte röntgenbronnen nodig. Verscheidene bedrijven verkopen deze gereedschappen, meestal voor R&D. Intel, Samsung, TSMC en anderen hebben CD-SAXS-gereedschappen in het lab.

Het probleem met fabrieksgebaseerde CD-SAXS is dat de röntgenbron beperkt en traag is, wat de verwerkingscapaciteit beïnvloedt. “CD-SAXS geeft je fenomenale profielen. Omdat het door het substraat dringt, kun je lagen van verschillende materialen zien,” zegt Dan Hutcheson, CEO van VLSI Research. “Het is een scatterometrie-achtige technologie zoals optische scatterometrie, maar het is traag.”

De kosten zijn ook een probleem. “Het is waarschijnlijk 5X of 10X duurder. De cost-of-ownership is hoog vergeleken met optisch”, zegt Risto Puhakka, president van VLSI Research.

Dus chipmakers zullen CD-SAXS naar verwachting voorlopig nog niet in de in-line monitoring-stroom opnemen, althans niet voor logica. “

CD-SAXS boekt vooruitgang in het geheugen. Vandaag, in R&D, gebruiken geheugenfabrikanten de technologie om harde maskers en high-aspect ratio structuren te karakteriseren.

“Voor geheugen, zijn de structuren diep. De verstrooiing is goed, dus er is een duidelijke routekaart naar ~1 minuut of minder per site,” zei Paul Ryan, directeur van product management bij Bruker. “Voor de logica is de techniek nog in de conceptfase, en er worden uitdagingen verwacht voor de röntgenintensiteit.”

Gelukkig zijn CD-SEM en OCD verder uitgebreid dan eerder gedacht en worden ze vandaag gebruikt. Andere soorten röntgenmetrologie worden ook gebruikt. Maar zullen zij eeuwig blijven bestaan?

Verschuivingen in de verpakking
IC-schaalvergroting, de traditionele manier om een ontwerp vooruit te helpen, berust op het verkleinen van verschillende chipfuncties bij elk knooppunt en het verpakken daarvan op een monolithische matrijs. Maar IC-schaalvergroting wordt voor velen te duur, en de voordelen op het gebied van prestaties en energieverbruik nemen bij elk knooppunt af.

“Hoeveel bedrijven kunnen zich tegenwoordig, economisch gezien, silicium op het scherpst van de snede veroorloven? Dat aantal wordt steeds kleiner”, zegt Walter Ng, vice-president bedrijfsbeheer bij UMC. “Voor de zeer, zeer performante markten zal die behoefte er altijd zijn. Maar in de toeleveringsketen, vanuit een volumestandpunt, ontstaat er een kloof in het midden. De zeer vooraanstaande bedrijven hebben 7, 5 en misschien ooit 3 nm nodig. Maar alle anderen zijn behoorlijk vertraagd.”

Terwijl schaalvergroting een optie blijft voor nieuwe ontwerpen, zijn velen op zoek naar alternatieven zoals geavanceerde verpakkingen. Chiplets is een andere vorm van heterogene integratie.

Verpakking wordt om verschillende redenen steeds meer een haalbare optie. Zo is oppervlakte weliswaar van cruciaal belang, met name bij AI-toepassingen waar de snelheid van een chip afhangt van zeer redundante arrays van verwerkingselementen en versnellers, maar de grootste voordelen bij elk nieuw knooppunt komen voort uit architectonische veranderingen en hardware-software co-design. Een signaal doet er langer over om via dunne draden van het ene uiteinde van een grote chip naar het andere te reizen dan verticaal naar een andere chip via een snelle interface.

Dit heeft verpakkingsbedrijven en gieterijen ertoe aangezet de snelheid van verpakte apparaten verder te verbeteren door de verbindingen tussen apparaten te verbeteren en de dichtheid van de pakketten zelf te vergroten.

Het streven vanTSMC om chiplets in te bouwen in een pakket aan het front-end-of-the-line (FEOL) is een goed voorbeeld. De gieterij is van plan geavanceerde hybride verbindingstechnieken te gebruiken voor wat zij “system on integrated chips” (SoIC) noemt.

Dat zal nog sneller zijn dan chips met elkaar verbinden met behulp van een siliciuminterposer, wat vandaag de dag de state-of-the-art is voor dit soort benaderingen. Maar silicium interposers kunnen ook worden gebruikt als golfgeleiders voor fotonica, zowel in-package als tussen packages, wat nog een andere optie toevoegt voor deze aanpak.

“Op dit moment zie je glasvezel binnen een serverpark, dat is oost-west verkeer,” zei Rich Rice, senior vice president van business development bij ASE. “Je gaat de backplanes vervangen zien. De vezel gaat niet door een module maar rechtstreeks naar de server, en uiteindelijk naar het pakket waar de switch op zit. Er is nog een hele evolutie te gaan, maar we zullen zien dat er bedrijven zijn die proberen in te springen om de nieuwste dingen eerder vroeger dan later te doen. Dat zal de toepassing van fotonica versnellen. Het zal meer bandbreedte hebben, en het zal goedkoper worden naarmate we meer oplossingen in grote volumes beginnen te zien.”

Het voordeel van licht is dat het minder stroom vereist dan het verzenden van een elektrisch signaal over koperdraden. “Het is nog ver weg in de toekomst, maar er zijn bedrijven die werken aan interposers die licht verzenden,” zei Rice. “Daarna kun je daarmee interfacen met de chip, en is het gewoon een kwestie van die lichtsignalen in de zijkant van het pakket te krijgen.”

Dit is natuurlijk gemakkelijker gezegd dan gedaan. Optische signalen wijken af als de warmte toeneemt, dus filters moeten worden gekalibreerd om rekening te houden met die afwijking. Bovendien kunnen zij worden onderbroken door zijwandruwheid in de golfgeleiders. Anderzijds is verpakken met licht niet langer slechts een verafgelegen onderzoeksproject.

Er zijn nog andere voordelen van geavanceerd verpakken. Analoge schakelingen kunnen worden ontwikkeld op elke knoop die ideaal is, en zij kunnen herhaaldelijk worden hergebruikt zonder zich zorgen te maken over het krimpen van die apparaten.

Daarnaast blijft de industrie verbeteringen aanbrengen in de verpakking voor vermogenshalfgeleiders. In siliciumcarbide (SiC), bijvoorbeeld, integreren leveranciers SiC power MOSFET’s en andere componenten in een vermogensmodule. SiC zelf heeft een hoger doorslagveld en een hogere thermische geleidbaarheid dan silicium.

“Waar wij en anderen aan werken is hoe we die module kunnen optimaliseren om optimaal te profiteren van siliciumcarbide. Je moet weten wat je doet met een energiemodule,” zei John Palmour, CTO van Cree, in een recent interview. “Siliciumcarbide schakelt zo snel ten opzichte van silicium. Er zijn een heleboel dingen die je binnen het pakket moet doen om de prestaties er echt uit te halen. Met andere woorden, als je standaard power module-ontwerpen gebruikt die worden gebruikt voor silicium, ga je slechts ongeveer de helft van de prestaties krijgen waar je recht op hebt met SiC.”

Conclusie
De migratie naar 3nm zal gebeuren, hoewel het misschien langer duurt dan verwacht. Hetzelfde geldt voor 2nm.

Daarnaast is het onduidelijk wat er op 1nm gaat gebeuren. CFET’s zijn misschien de weg te gaan. Aan de andere kant kan er een einde komen aan het schalen van chips, of het kan beperkt blijven tot kleine chips met hoge prestaties, zeer specifieke chips of chiplets die een extreem hoge dichtheid vereisen.

Op de korte termijn is er echter ruimte voor meerdere technologieën, omdat geen enkele technologie alle toepassingen aankan.