Foundries zaplavují trh novými uzly a různými možnostmi procesů na stávajících uzlech, čímž šíří zmatek a vytvářejí pro výrobce čipů řadu problémů.
Existují procesy s plnými uzly, jako jsou 10nm a 7nm, s 5nm a 3nm v R&D. Zavádí se však také stále více polovičních uzlů neboli „node-lets“, včetně 12nm, 11nm, 8nm, 6nm a 4nm.
Node-lets jsou deriváty full-node procesů. Například 12nm a 11nm jsou mírně pokročilejší verze 16nm/14nm. A 8nm a 6nm spadají do stejné kategorie jako 7nm.
To se stává ještě méně intuitivní, protože názvy uzlů neodrážejí skutečné fyzické rozměry tranzistorových specifikací, jako tomu bylo v minulosti. Ve skutečnosti někteří výrobci čipů uvádějí názvy uzlů, aby ukázali vedoucí pozici v závodě procesů. Ve skutečnosti se však jedná o libovolná čísla a mnozí zasvěcenci v oboru je charakterizují jako pouhé marketingové termíny.
Pochopení čísel uzlů je ta snadnější část. Pro zákazníky sléváren je výzvou rozhodnout, který proces použít pro daný návrh a zda přináší nějakou hodnotu. Zákazníci si nemohou dovolit vyvíjet nový čip pro každý uzel při rostoucích nákladech na návrh integrovaných obvodů. „Takže je třeba stanovit priority a vybrat si,“ řekl Wally Rhines, prezident a výkonný ředitel společnosti Mentor, která je součástí Siemens Business. „Musíte pochopit své potřeby a musíte porozumět schopnostem (slévárny).“
Pro slévárny je výzvou náběh všech těchto nových procesů. Nové 10nm a 7nm procesy, jejichž velkosériová výroba je naplánována na rok 2018, jsou založeny na zmenšených a složitějších verzích dnešních 16nm/14nm tranzistorů finFET. U tranzistorů finFET je řízení proudu realizováno implementací hradla na každé ze tří stran lamely.
Obr. 1: FinFET vs. planární. Zdroj: Lam Research
První verze 10nm/7nm bude využívat optickou litografii a vícenásobné patternování, což do mixu zavádí více vrstev masky a menší velikosti prvků. Hledání defektů je obtížnější. A rozdíly mezi různými výrobními zařízeními začínají být u 10nm/7nm problematické.
Je jasné, že průmysl čelí určitým výzvám. „Výrobní využití 7nm slévárny by mohlo být zklamáním,“ řekl Samuel Wang, analytik společnosti Gartner. „Můj důvod je ten, že první úspěšnost 7nm čipů u návrhářů bude mnohem nižší než u předchozích uzlů. Vysoké náklady na návrh, složitost návrhu a požadavky na hlubokou spolupráci s partnery mohou zabránit tomu, aby se návrh 7nm SoC stal prvním křemíkovým úspěchem hned na první pokus.“
Očekává se, že výrobci čipů časem problémy vyžehlí. Poté výrobci doufají, že pro zjednodušení procesu vloží do druhé fáze 7nm a/nebo 5nm litografie extrémní ultrafialové záření (EUV). EUV má však stále několik problémů.
Očekává se, že FinFETy se budou škálovat na 5nm. Za touto hranicí pracují výrobci čipů na různých typech tranzistorů nové generace. Zákazníci také vyhodnocují další možnosti, například pokročilé balení.
Podle všeho se kadence celonerezových procesů prodlužuje z tradičního dvouletého cyklu na 2,5 až 3 roky. Nicméně s plnými uzly a node-lety je průmysl pod tlakem, aby dodával více a složitějších technologií rychlejším tempem. „Máte uzly a inter-uzly. Na tom nezáleží,“ řekl Prabu Raja, senior viceprezident Semiconductor Products Group ve společnosti Applied Materials. „Jsme ve zrychlené časové linii. Zákazníci nás každoročně tlačí všemi těmito změnami.“
Co jsou to uzly?“
Čip se skládá z tranzistoru a propojení. Tranzistory slouží jako přepínače. Propojení, která se nacházejí na horní straně tranzistoru, se skládají z drobných měděných vodičů, které přenášejí elektrické signály z jednoho tranzistoru do druhého.
Obr. 2: Obrázek čipu s přední a zadní částí. Zdroj: ČSÚ, s. r. o: Wikipedia
Čipy mají 10 až 15 vrstev měděných propojení. Obecně platí, že druhá kovová vrstva, nazývaná kov dvě (M2), má nejtěsnější rozteč. „Historicky byl název technologického uzlu založen na zlomku použité nejtěsnější rozteče, obvykle nejjemnější rozteči (v M2),“ uvedl v prezentaci Andy Wei, analytik společnosti TechInsights.
V každém uzlu výrobci čipů škálovali specifikace tranzistorů 0,7×. Použitím litografických technik ke zmenšení rozměrů tranzistorů dosáhli v každém uzlu 15% nárůstu výkonu a k tomu 35% snížení nákladů, 50% nárůstu plochy a 40% snížení spotřeby. Tento vzorec fungoval, když výrobci čipů postupovali po jednotlivých procesních uzlech s číselným označením nanometrů, jako je 90 nm, 65 nm, 45 nm atd.
Po 28 nm se však věci začaly hroutit. Intel nadále pokračuje v trendu 0,7násobného škálování. Na 16/14 nm se však ostatní odchýlili od tradiční rovnice a rozteč kovů uvolnili. „Názvy uzlů dříve něco znamenaly. Bývaly připoutány ke kovovým roztečím,“ řekl Wei. „V určitém okamžiku jsme se od rozteče začali odklánět a více jsme se soustředili na další uzel a funkce.“
Takže názvy uzlů a specifikace neodpovídaly rozteči M2 a neshodovaly se u jednotlivých výrobců. Celkově lze říci, že dnešní názvy uzlů jsou „spíše marketingově založená čísla“, řekl. „Každý jednotlivý uzel je samozřejmě vylepšením předchozího uzlu.“
Důležitější je, že po 28 nm bylo obtížnější škálovat specifikace tranzistorů. Litografie zajistila zmenšení některých, ale ne všech specifikací.
Takže náklady na tranzistor – jedna z klíčových metrik při škálování – se již nepohybovaly po strmé klesající lineární křivce. „Pokud věci vážeme na skutečné rozteče, dostáváme se zde mimo tuto linii. Pokud název uzlu nazveme roztečí kovů vydělenou skutečným faktorem, opravdu se to zplošťuje a opravdu to neodpovídá našim očekáváním v tom, co bychom měli škálovat,“ řekl.“
Méně zákazníků sléváren si navíc mohlo dovolit přejít na pokročilé uzly v podmínkách rostoucích nákladů na návrh. Podle společnosti Gartner činí průměrné náklady na návrh integrovaného obvodu pro 16nm/14nm čip 80 milionů dolarů ve srovnání s 30 miliony dolarů pro 28nm planární zařízení. Návrh 7nm čipu stojí podle Gartneru 271 milionů dolarů.
Přechod na finFETy na 16nm/14nm se pro mnoho zákazníků stal neúnosně drahým. „Pokud zákazníci nepotřebují výkon finFETů, ani o tom neuvažují, protože jde o výrazné zvýšení nákladů,“ řekl Walter Ng, viceprezident pro prodej v USA ve společnosti UMC. „Stále vidíme mnoho zákazníků zaměřených na 28nm. Vidíme ještě méně zákazníků, kteří se zabývají finFETy.“
Ne všechny aplikace vyžadují špičkové uzly. „Pokud se podíváte na automobilový průmysl nebo IoT, mnoho těchto zákazníků si nemůže dovolit bleeding-edge uzly. Velká část automobilového průmyslu rozhodně není na bleeding edge,“ řekl Ng.
Jsou zákazníci sléváren, kteří si mohou dovolit náklady na návrh v pokročilých uzlech. Potřebují nejnovější procesy pro tradiční aplikace, jako jsou smartphony.
Novými hnacími silami jsou umělá inteligence, strojové učení a dokonce i kryptoměny. „Svět exploduje aplikacemi hlubokého učení, jejichž trénink vyžaduje obrovský výpočetní výkon, obvykle akcelerovaný grafickými procesory a speciálními procesory,“ řekl Aki Fujimura, výkonný ředitel společnosti D2S. „Už jen tato potřeba zvýší světovou poptávku po vysoce výkonných počítačích. Takže ano, rozhodně je potřeba přejít na 7 nm a dále. GPU akcelerace je skvělá zejména pro simulace, zpracování obrazu a pro hluboké učení. Pro všechny tyto účely nemáme ani zdaleka dostatek výpočetního výkonu, abychom mohli dělat vše, co chceme.“
Pro dosažení tohoto cíle si polovodičový průmysl nemůže dovolit zastavit – nebo dokonce zpomalit -, což je důvod, proč výrobci čipů stále hledají nové způsoby, jak podpořit škálování čipů. Mnohé z nich spadají do široké kategorie zvané over-scaling. Společnost Intel tomu říká „hyperškálování“.
Například od 22nm/20nm začali výrobci čipů používat 193nm ponornou litografii spolu s různými technikami vícenásobného patterningu. Vícenásobné patternování, jehož cílem je snížit rozteč nad 40 nm, zahrnuje proces použití několika litografických, leptacích a depozičních kroků v továrně.
Současně se struktury posunuly od planárních k 3D. Nejlepším příkladem je finFET. Pak tu máme gate-over-contact a další. To zase mění mix integrace materiálů. „Když přemýšlíte o vertikálním přechodu, je tu spousta nových materiálů. Jak je ukládáte? Jak je odstraníte? Vidíme velkou změnu ve způsobu uvažování o materiálech,“ řekl Raja ze společnosti Applied.
Dalším příkladem je, že prodejci používají techniky společné optimalizace konstrukčních technologií. Zde jde o snížení výšky stopy a velikosti buňky ve standardním rozložení buněk v každém uzlu.
Standardní buňky jsou předem definované logické prvky v návrhu. Buňky jsou uspořádány do mřížky. Stopa definuje výšku standardního rozložení buněk. Například 10nm může mít podle společnosti Imec výšku 7,5 stopy s roztečí hradel 64 nm a roztečí kovů 48 nm.
Při 7 nm se výška sníží ze 7 na 6 stop, což podle společnosti Imec vede k rozteči hradel 56 nm a rozteči kovů 36 nm.
Obr. 3: Škálování knihovny buněk umožněné pomocí posilovačů škálování Zdroj: Imec:
To zase poskytuje 0,52násobné zvýšení škálování. „Rozměrové škálování jde ruku v ruce se standardním škálováním výšky buněčné stopy,“ řekl An Steegen, výkonný viceprezident pro polovodičové technologie a systémy ve společnosti Imec. „Tato kombinace přináší 50% zmenšení plochy od uzlu k uzlu.“
Začínaje 14nm procesem se společnost Intel posunula ještě o krok dále a zavedla technologii dvojité výšky stop, kdy jsou kombinovány dvě sady stop. „(Intel) vzal původní širokou buňku a složil ji,“ řekl Wei z TechInsights. „Na povrchu to vypadá, že ve skutečnosti využívá mnohem větší plochu. Je užší, ale má dvojnásobnou výšku. Složení jim umožňuje zmenšit plochu. Když článek složíte, používáte také mnohem menší linky a jste schopni mít nižší celkový odpor a vyšší výkon.“
Je otázkou, zda tato technika přináší zmenšení tradiční křivky nákladů na jeden tranzistor. Ale tato a další techniky se stávají nezbytnou součástí rovnice. „Je to potřeba, protože s každým novým uzlem přibývá spousta složitostí,“ řekl Gary Patton, technologický ředitel společnosti GlobalFoundries. „Potřebujete nadměrné měřítko. Potřebujete škálovat více než 2,0×, abyste splnili požadavky.“
Takže, jaká je definice uzlu a uzlu-let (někdy se jim říká mezinásobné uzly) „Plné uzly, alespoň z pohledu společnosti Intel, se musí zaměřit na téměř 2× vyšší hustotu tranzistorů ve srovnání s předchozím uzlem,“ vysvětlil Mark Bohr, senior fellow a ředitel architektury procesů a integrace ve společnosti Intel. „Plné uzly jsou také místem, kde obvykle zavádíme zásadní technologické změny, například high-k/metal-gate a finFET. Meziuzly jsou místem, kde se provádí další optimalizace na tomto plném uzlu.“
Přehledné možnosti
Nehledě na to, zákazníci sléváren čelí několika nepřehledným volbám. Některé z možností jsou uvedeny v následujícím grafu.
Chart 1: Plány sléváren a jejich současný stav. Zdroj: Slévárny, s. r. o: Analytici, Foundry Reports/Semiconductor Engineering
Jedním ze způsobů, jak rozluštit uzly, je oddělit strategii společnosti Intel od ostatních. Intel zavádí proces s plným počtem uzlů a poté vyvíjí vylepšení na stejném procesu. „Intel rád dělá tyto velké kroky zhruba každé tři roky a pak dělá malé iterace, které nejsou příliš náročné na redesign,“ řekl Bohr.
Jiní výrobci čipů vyvíjejí plně a polovičně uzlové procesy s názvy uzlů, které se zdají být před Intelem. „Něco z toho je konkurenční postoj,“ řekl Bohr a dodal, že Intel má v závodě procesů stále náskok.
Foundries však dávají zákazníkům různé možnosti. Řekněme, že 16/14 nm je výchozím bodem. „Někteří zůstanou na 14nm a skočí rovnou na 7nm,“ řekl Patton z GlobalFoundries. „Někteří hledají rozšíření 14nm.“
Například 12nm je rozšíření 16nm/14nm. Poskytuje o něco lepší výkon než 16nm/14nm.
Na předním okraji jsou slévárny, které navyšují 10nm/7nm. Proces 14nm společnosti Intel je zhruba ekvivalentní 10nm od ostatních sléváren. 10nm od Intelu je podobný 7nm od GlobalFoundries a TSMC, stejně jako 8nm od Samsungu.
„Existují čtyři technologické nabídky, které bych nazval ‚7nm zóna‘,“ vysvětlil Patton. „Můžeme diskutovat o tom, kdo má největší hustotu a je levnější s nejlepším výkonem. Ale všechny jsou ve stejném poštovním směrovacím čísle v PPAC.“
Patton má na mysli klíčové metriky pro zákazníky – výkon, plochu, výkon a cenu. Který uzel tedy poskytuje nejlepší PPAC? Stejně jako dříve to do značné míry závisí na návrhu a aplikaci. „Zákazníci sléváren jsou dostatečně chytří na to, aby věděli, že jejich rozhodnutí, koho a jaký proces použít, bude nakonec záviset na výkonu technologie, ekonomice a vztahu mezi slévárnou a zákazníkem,“ řekla Joanne Itowová, výkonná ředitelka pro výrobu ve společnosti Semico Research.
Jeden zákazník slévárny, který hovořil pod podmínkou anonymity, nastínil jednu z možných strategií. Obecně se podle něj stěžejní produkt společnosti zaměřuje na čipy vyráběné celým procesem, například 16nm/14nm a 7nm.
Poté může mít společnost některé deriváty nebo nové čipy určené pro 16nm/14nm. Pro ty se společnost podívá na poloviční uzlové procesy, jako je 12nm/11nm. „Namísto pouhého škálování všech vrstev slévárny škálují vybrané vrstvy s těmito uzlovými lemy na 12nm/11nm,“ uvádí slévárna. „Mohu tedy přejít ze 14nm na 11nm nebo něco mezi tím, aniž bych přidával maskovací vrstvy, složitost nebo náklady.“
12nm a/nebo 11nm jsou atraktivní i z jiných důvodů. V mnoha případech je IP mezi 16nm/14nm a 12nm a 11nm podobná, takže přechod na tyto uzlové lemy je poměrně jednoduché rozhodnutí. Pokud však IP není k dispozici na 12nm a/nebo 11nm, zákazník slévárny se přesunu na tyto node-lety vyhne.
Zde mohou zákazníci přejít na 7nm nebo příbuzné varianty. To vše závisí na ekosystému. Ne všechny slévárny a IP domy si mohou dovolit vyvíjet IP pro každý uzel a node-let. „To komplikuje přijetí node-lets. Nejde jen o procesní technologii, ale musí tam být i IP,“ tvrdí zdroj.
Zákazníci se tedy musí dívat na celé řešení. „Musíte se hlouběji podívat na každý proces a získat specifikace. Hodně věcí závisí na tom, co je pro váš návrh při výběru procesu důležité,“ řekl Rhines ze společnosti Mentor. „Je také důležité, aby slévárna měla buď fyzické IP, které můžete využít, nebo abyste měli možnost syntetizovat IP na úrovni RTL do svého návrhu a měli jistotu, že to bude fungovat.“
Kromě toho musí slévárny zákazníkům na 7 nm více pomáhat. „Kromě přípravy technologie pro tovární výrobu na 7 nm musí slévárny věnovat více času asistenci návrhářským společnostem při snižování nákladů na návrh, verifikaci IP a úspěchu prvního křemíku pro rychlé uvedení na trh,“ řekl Wang ze společnosti Gartner.
Jsou zde i další aspekty. Zákazníci sléváren musí také prozkoumat různé procesy a rozhodnout se, zda vyhovují jejich potřebám.
Ne všechny procesy jsou stejné. Ale slévárny se u 10nm/7nm pohybují podobným směrem. Za prvé, v každém uzlu dělají lamely vyšší a tenčí, což zase zvyšuje hnací proud. Například 14nm technologie FinFET společnosti Intel má rozteč lamel 42 nm a výšku 42 nm. Na 10 nm je rozteč lamel společnosti Intel 34 nm a výška lamel 53 nm, což znamená, že lamely jsou vyšší.
Obr. 4: Rozteč lamel, kovu, hradel a výška buněk na 14 nm oproti 10 nm. Zdroj: ČSÚ, s. r. o: Intel
Pro vzorování žeber a dalších struktur chtějí výrobci čipů využít EUV litografii. EUV by pomohla proces zjednodušit, ale tato technologie není připravena pro 10nm/7nm. Zpočátku tedy budou používat 193nm ponor a vícenásobné vzorování pro 10nm/7nm. Například pomocí 193nm imerze a samouspořádaného čtyřnásobného patterningu (SAQP) vyvinula společnost Intel pro svůj 10nm proces 36nm kovovou rozteč.
10nm proces společnosti Intel má 12 kovových vrstev. U nejnižších dvou propojovacích vrstev přešel z mědi na kobalt, což umožnilo 5-10× zlepšit elektromigraci a 2× snížit odpor průchodek.
Pro srovnání, 7nm proces FinFET společnosti GlobalFoundries má rozteč lamel 30 nm, rozteč kontaktních hradel 56 nm a rozteč kovů 40 nm. Na rozdíl od společnosti Intel používá společnost GlobalFoundries pro kovové vrstvy samočinné dvojité vzorování.
„To vám dává mnohem větší flexibilitu v tom, co děláte na zadní straně,“ řekl Patton. „Získáváme hustotu jinými způsoby. Takže tam, kde máte kritické cesty, můžete přejít na širší linky.“
Strategie společnosti GlobalFoundries se od společnosti Intel liší také v oblasti propojovacích kovů. „Provedli jsme zlepšení v měděném vedení asi 100× kvůli elektromigraci. Jsme tedy schopni zůstat u mědi, což má určité výhody ve výtěžnosti a složitosti,“ řekl Patton.
GlobalFoundries však používá kobalt pro kontakty ve středu linky (MOL), což snižuje odpor kontaktů.
Obr. 5: Propojení, kontakty a tranzistor v různých uzlech. Zdroj: ČSÚ, s. r. o., Praha, s. r. o: Applied Materials.
Slévárny nicméně čelí určitým výzvám při náběhu 10nm/7nm, takže zákazníci musí pečlivě sledovat klíčové problémy této technologie. „Výzvou číslo jedna je chyba při umisťování na hrany. To je kombinace CD a overlay,“ řekl Ben Rathsack, vedoucí pracovník technického oddělení společnosti TEL. „Uprostřed linky bývá problém tam, kde propojujete front-end s backendem. Tam je skutečně největší složitost.“
Společnosti TSMC a GlobalFoundries časem doufají, že EUV vloží do druhé iterace 7nm technologie. Naproti tomu společnost Samsung plánuje vložit EUV na 7 nm hned na začátku.
Záleží na připravenosti EUV. „Pokud bude EUV natolik vyspělé, že pomůže snížit náklady, možná ve druhé nebo třetí generaci 7nm, pak by k této implementaci mohlo dojít,“ řekl Rathsack.
Co bude dál?
Není jasné, zda se všechny názvy uzlů dlouhodobě udrží. Větší otázkou je, jak dalece bude finFET škálovat? „Cesta k 5nm je celkem jasná. FinFET se rozšíří minimálně na 5 nm. Je možné, že se rozšíří na 3 nm,“ řekl Rick Gottscho, technický ředitel společnosti LAM Research. „A poté se objeví nějaká další řešení, ať už to bude gate-all-around horizontálně nebo vertikálně. Objeví se nové materiály. Bude také spousta výzev.“
Průmysl zkoumá boční gate-all-around FET a nanosheet FET. V obou případech je finFET umístěn na boku a brána jej obtéká.
Obr. 6: Simulace průřezu (a) finFET, (b) nanodrát a (c) nanosheet. Zdroj: IBM
Je příliš brzy na to, abychom mohli říci, co se bude dít při 5 nm a dále. „Struktury 5nm zařízení ještě nejsou některými slévárnami určeny. Zdá se, že TSMC a GF budou používat finFETy. Samsung možná pro 5nm (a 4nm) zvolí gate-all-around. U Intelu je to v tuto chvíli stále neznámé,“ uvedl Wang ze společnosti Gartner. „Dokud se neobjeví nějaké úspěchy na 7nm s EUV ve výrobě, nemyslím si, že je moudré, aby se konstruktéři zavázali k 5nm.“
Související příběhy
Závod na 10/7nm
Nové průlomy BEOL/MOL?
Variační rozptyl na 10/7nm
Problémy a kompromisy pro EUV
Udržení výkonových profilů na 10/7nm
Problémy s vícenásobným vzorkováním na 7nm, 5nm
Problémy s překrytím na vzestupu
Co bude dál s leptáním atomárních vrstev?