Tillverkning av chips på 3nm och längre

Vissa gjuterier har börjat starta upp sina nya 5nm-processer med 3nm i R&D. Den stora frågan är vad som kommer efter det.

Arbetet är i full gång för 2nm-noden och därefter, men det finns många utmaningar samt viss osäkerhet vid horisonten. Det finns redan tecken på att gjuterierna har skjutit fram sina produktionsplaner för 3nm med några månader på grund av olika tekniska problem och det oförutsedda pandemiutbrottet, enligt analytiker. COVID-19 har bromsat upp farten och påverkat försäljningen inom IC-industrin.

Detta kommer i sin tur sannolikt att skjuta upp färdplanerna bortom 3nm. Trots detta har det rådande klimatet inte stoppat halvledarindustrin. Idag kör foundries och minnestillverkare med relativt hög utnyttjandegrad av fabrikerna.

Här bakom kulisserna fortsätter under tiden foundries och deras kunder att utveckla sina 3nm- och 2nm-tekniker, som nu är planerade till ungefär 2022 respektive 2024. Arbete pågår också för 1nm och därefter, men det är fortfarande långt borta.

Med början vid 3nm hoppas industrin kunna göra övergången från dagens finFET-transistorer till gate-all-around FETs. Vid 2 nm och kanske därefter tittar industrin på nuvarande och nya versioner av gate-all-around-transistorer.

I dessa noder kommer chiptillverkare troligen att behöva ny utrustning, t.ex. nästa version av extrem ultraviolett (EUV)-litografi. Ny teknik för deponering, etsning och inspektion/metrologi är också på gång.

Nödvändigt att säga att konstruktions- och tillverkningskostnaderna är astronomiska här. Konstruktionskostnaden för ett 3nm-chip är 650 miljoner dollar, jämfört med 436,3 miljoner dollar för en 5nm-enhet och 222,3 miljoner dollar för 7nm, enligt IBS. Om man går bortom dessa noder är det för tidigt att säga hur mycket ett chip kommer att kosta.

Inte alla konstruktioner kräver avancerade noder. Faktum är att stigande kostnader får många att utforska andra alternativ, t.ex. avancerade förpackningar. Ett sätt att få fördelarna med skalning är att placera avancerade chip i en förpackning.

Semiconductor Engineering har tagit en titt på vad som väntar när det gäller nästa transistorer, fabriksverktyg, material, förpackningar och fotonik.

Nya transistorer och material
Transistorer, som är en av de viktigaste byggstenarna i chip, tillhandahåller kopplingsfunktionerna i enheter. I årtionden var chip baserade på plana transistorer de mest avancerade enheterna på marknaden.

Vid 20nm slår plana transistorer in i väggen. Som svar på detta övergick Intel 2011 till finFETs vid 22nm, följt av foundries vid 16nm/14nm. I finFET:er sker styrningen av strömmen genom att implementera en gate på var och en av de tre sidorna av en fena.

Med finFET:erna har chiptillverkarna fortsatt med traditionell chipskalning. Men finFETs förväntas ta slut när fenbredden når 5 nm, vilket kommer att inträffa någonstans runt 3 nm-noden. Så vid 3nm hoppas utvalda gjuterier under 2022 kunna övergå till en nästa generations transistor som kallas nanosheet FETs. En nanosheet FET tillhör en kategori som kallas gate-all-around FETs.

En nanosheet FET är en förlängning av en finFET. Det är en finFET på sin sida med en gate lindad runt den. Nanosheets kommer att dyka upp vid 3 nm och kan sträcka sig till 2 nm eller längre.

Figur 1: Planära transistorer vs finFETs vs nanosheet FET. Källa: Det finns andra alternativ på bordet som också faller in i kategorin ”gate-all-around”. Imec håller till exempel på att utveckla en forksheet FET för 2nm. I forksheet FETs är både nFET och pFET integrerade i samma struktur. En dielektrisk vägg skiljer nFET och pFET åt. Detta skiljer sig från befintliga gate-all-around FETs, som använder olika enheter för nFETs och pFETs.

Forksheet FETs möjliggör ett snävare n-to-p-avstånd och en minskad skalning av området. Imecs 2nm-forksheet har en 42nm kontaktat gate pitch (CPP) och en 16nm metallpitch. Som jämförelse kan nämnas att nanoblad har en CPP på 45 nm och en metallpitch på 30 nm.

Complementary FETs (CFETs), en annan typ av gate-all-around-enhet, är också ett alternativ vid 2 nm och kanske längre än så. CFET:er består av två separata nanotråds-FET:er (p-typ och n-typ). Nanotrådarna av p-typ staplas på en nanotråd av n-typ.

”Konceptet för CFET består i att ”vika” nFET:n på pFET-enheten, vilket eliminerar flaskhalsen för n-p-avskiljning och som en följd av detta minskar cellens aktiva yta med en faktor två”, säger Julien Ryckaert, programdirektör vid Imec, i en nyligen publicerad artikel.

CFET:er är lovande. ”När folk tittar på gate-all-around-teknik, och särskilt på staplade kompletterande nanotrådar (CFET) och liknande teknik, ser de att denna möjliggörande teknik skapar en vändpunkt mot 3nm, 2nm och 1nm logikskalning”, säger David Fried, vice vd för beräkningsprodukter vid Lam Research/Coventor. ”Folk granskar den staplade nanotrådslandskapets bana tillsammans med nästa steg för att möjliggöra denna övergång. Detta är vad folk tror kan komma att ske efter 3 nm. Jag vet inte om någon definierar noderna i det området, men den här tekniken kan möjliggöra nästa skalningsbana vid 3 nm och därefter.”

CFET:er och relaterade transistorer har dock vissa utmaningar. ”Problemen är de termiska processerna”, säger Jeffrey Smith, senior medlem av den tekniska personalen vid TEL. ”Man måste lägga ner en massa metaller före högtemperaturprocesserna. Så man måste identifiera de maximala termiska gränserna för de barriärmetaller som behövs mellan CFET:s kontakt och sammankoppling.”

Samt sett kommer CFET:erna att kräva tid för att utvecklas, eftersom det i dag finns mycket lite kiselkunskap att dra nytta av, och många problem att lösa. ”CFET är lovande, men det är fortfarande tidigt”, säger Handel Jones, vd för IBS. ”Ett stort problem är att även om grindstrukturerna är förbättrade måste vi förbättra MOL och BEOL. Annars är prestandaförbättringarna begränsade.”

Förtillverkning av chip vid 2nm/1nm ger upphov till en hel rad nya frågor, och det kommer att krävas ny teknik och utrustning i flera olika steg. Detta är tydligt i de tunna filmer som appliceras under tillverkningen.

”När man börjar komma ner till lager som är mindre än 5 nm tjocka i spin-coat-beläggningar är man känslig för små variationer i ytenergi”, säger James Lamb, Corporate Technical Fellow på Brewer Science. ”Det kan bero på substratet eller på materialet. Så du måste verkligen vara perfekt när det gäller vätning och substratytan som ska beläggas, liksom materialet du belägger med, för att inte få några defekter. Dessa är tillräckligt tunna för att gränssnittsdynamiken ska dominera filmbildningen, ungefär som i självmonteringsprocesser, och det är mycket känsligt för mindre förändringar.”

För att sätta detta i perspektiv kan en film på 1 nm ha en tjocklek på 5 till 8 atomer. Många av dessa filmer har en tjocklek på 30-40 atomer.

”Att lägga ner den, fukta ytan och få materialet att fästa på ytan blir en utmaning”, säger Lamb. ”En viktig drivkraft är materialens renhet. Om du har någon variation i substratet kommer du att få en anomali eller en lokal tjockleksvariation.”

Nya EUV-skannrar
Litografi, konsten att mönstra små detaljer på chip, bidrar till att möjliggöra skalning av chip. Vid 3 nm och därutöver kommer chiptillverkare sannolikt att behöva en ny version av EUV-litografi som kallas EUV med hög numerisk apertur (high-NA EUV).

High-NA EUV, som är en utvidgning av dagens EUV, befinner sig fortfarande i R&D. Verktyget, som är planerat till 3 nm år 2023, är komplext och dyrt.

EUV är viktigt av flera skäl. I åratal använde chiptillverkare optiskt baserade 193nm-litografiska skannrar i fabriken. Med hjälp av multipel mönstring har chiptillverkare utökat 193nm-litografi ner till 10nm/7nm. Men vid 5nm har den nuvarande litografiska tekniken slutat fungera.

Det är där EUV passar in. EUV gör det möjligt för chiptillverkare att mönstra de svåraste funktionerna på 7nm och längre. ”Att använda EUV vid våglängder på 13,5 nm borde göra det enklare och mer genomförbart”, säger Aki Fujimura, VD för D2S.

EUV har varit en svår teknik att utveckla. I dag levererar dock ASML sin senaste EUV-skanner. Genom att använda en våglängd på 13,5 nm med en 0,33 NA-lins möjliggör systemet upplösningar på 13 nm med en genomströmning på 170 wafers per timme.

På 7 nm mönstrar chiptillverkarna de små funktionerna med hjälp av en EUV-baserad metod för enkel mönstring. EUV-teknik för enkelmönstring kommer att utvidgas till ungefär 30-nm- till 28-nm-platser. Utöver det kräver chiptillverkare dubbelmönstring med EUV, vilket är en svår process.

”Även om vi tillämpar flera mönstringstekniker på EUV kommer överlagring att vara otroligt svårt”, säger Doug Guerrero, senior tekniker på Brewer Science.

Dubbelmönstring med EUV är fortfarande ett alternativ vid 5nm/3nm och därefter, om det visar sig vara kostnadseffektivt. Men för att säkra sina satsningar vill chiptillverkare ha hög-NA EUV, vilket gör det möjligt för dem att fortsätta med den enklare metoden med enstaka mönster.

En EUV-skanner med hög-NA är dock komplicerad. Systemet har en radikal 0,55 NA-lins som klarar upplösningar på 8 nm. I stället för en traditionell linsdesign kommer hög-NA-verktyget att använda en anamorfisk lins. Denna lins stöder 8X förstoring i skanningsläget och 4X i den andra riktningen. Som ett resultat av detta minskas fältstorleken med hälften. Så i vissa fall skulle en chiptillverkare bearbeta ett chip på två olika masker. Sedan sys maskerna ihop och skrivs ut på skivan, vilket är en komplicerad process.

Det finns andra problem. Resister för hög-NA är inte tillgängliga. Lyckligtvis kan de befintliga EUV-maskverktygen utnyttjas för 3nm och längre.

Industrin kan dock komma att kräva EUV-maskämnen med nya material. Detta kräver i sin tur snabbare verktyg för jonstråldeponering (IBD) av maskämnen. ”Vi arbetar aggressivt med våra nyckelkunder för att släppa flera avancerade funktioner inom vår IBD-systemkonstruktion som kommer att ta itu med 3nm och därefter”, säger Meng Lee, chef för produktmarknadsföring på Veeco.

Tillsammans står high-NA inför flera utmaningar. ”High-NA EUV är fortfarande flera år från att nå kapacitet för högvolymproduktion”, säger Patrick Ho, analytiker på Stifel Nicolaus. ”ASML kan börja leverera betasystem år 2021. Men som EUV har lärt oss betyder betasystem inte att högvolymproduktion är runt hörnet.”

Bearbetning på molekylär nivå
Hej dagens chip tillverkas med hjälp av olika bearbetningsverktyg på atomnivå. En sådan teknik, kallad atomic layer deposition (ALD), deponerar material ett lager i taget.

Atomic layer etch (ALE), en besläktad teknik, avlägsnar målinriktade material på atomär nivå. Både ALD och ALE används inom logik och minne.

Industrin arbetar också på avancerade versioner av ALD och ALE för sub-3nm-noderna. Area-selective deposition, en avancerad självjusterad mönstringsteknik, är en sådan teknik. Genom att kombinera nya kemier med ALD- eller MLD-verktyg (molecular layer deposition) innebär selektiv deponering en process för att deponera material och filmer på exakta platser. I teorin kan selektiv deponering användas för att deponera metaller på metaller och dielektriska material på dielektriska material på en anordning.

Potentiellt skulle det kunna minska antalet litografi- och etsningssteg i flödet. Men den områdesselektiva deponeringen befinner sig fortfarande i R&D mitt i en rad utmaningar.

En annan teknik som är på gång är molekylär skiktets etsning (MLE). ”ALE har funnits sedan 1990-talet”, säger Angel Yanguas-Gil, huvudmaterialforskare vid Argonne National Laboratory. ”Den var plasmabaserad, men det har skett en utveckling för oorganiska material som innefattar isotropisk atomskiktsätning, och det är där vi befinner oss i dag. Molekylär skiktets etsning är en förlängning av detta för hybridorganiska/inorganiska material. För halvledarindustrin ger det ett sätt att göra isotropa reduktioner av material som kan användas som masker för litografi.”

För chip som utvecklas i de låga ensiffriga noderna är ett av de stora problemen den selektiva tillväxten av enheter. Problematiskt är också avlägsnandet av specifika material. Så anomalier som dyker upp i chip kan avlägsnas med någon form av etsning, men vid dessa geometrier kan allt material som blir kvar på en wafer orsaka ytterligare problem, till exempel en blockering i masken.

”Industrin har tittat på blockcopolymerer som ett sätt att producera dessa tätt mönstrade ytor”, säger Yangaus-Gil. ”När man använder blockcopolymerer får man mycket fina linjer, men de kommer med en hel del ojämnheter. Utforskningen av denna process bygger på ALD-prekursorer. Folk har ännu inte visat att man kan odla masker selektivt. Men om man skulle satsa på nästa steg kommer det förmodligen att gå i den riktningen.”

Nästan alla kommersiella satsningar tidigare har fokuserat på oorganiska material, som är tätare och tunnare än organiska material. Men när fler organiska material kommer in i tillverkningsprocesserna blir saker och ting mer komplexa.

”Det kommer att finnas kompromisser mellan den isotropa karaktären och det mättnadsvärde som du får för masken som släpps ut, vilket i den här processen är högre i termer av tjocklek, även om materialet har en lägre densitet”, säger Yangaus-Gil. ”Med MLE frigör vi en specifik bindning från ytan. Det man måste tänka på är hur ordnade de enskilda lagren är och hur det påverkar tillgängligheten till den bindning man siktar på i MLE-processen.”

Processkontrollutmaningar
Inspektion och metrologi är också viktiga. Vid inspektion används olika system för att hitta defekter i chips, medan metrologi är konsten att mäta strukturer.

Inspektion delas upp i två kategorier – optisk och e-strålning. Optiska inspektionsverktyg är snabba, men de har vissa upplösningsgränser. E-beam-inspektionssystem har bättre upplösning, men de är långsammare.

Så industrin har utvecklat e-beam-inspektionssystem med flera strålar, som i teorin skulle kunna hitta de svåraste defekterna med högre hastighet.

ASML har utvecklat ett e-beam-inspektionsverktyg med nio strålar. Chiptillverkare vill dock ha ett verktyg med en mängd strålar för att påskynda processen. Det är oklart om industrin någonsin kommer att leverera dessa verktyg. Tekniken står fortfarande inför ett antal utmaningar.

Metrologin står också inför vissa utmaningar. I dag använder chiptillverkare olika system, t.ex. CD-SEM, optisk CD och andra, för att mäta strukturer. CD-SEM:er gör mätningar uppifrån och ner. Optiska CD-system använder polariserat ljus för att karakterisera strukturer.

För tio år sedan trodde många att CD-SEM och OCD skulle ta slut. Industrin påskyndade därför utvecklingen av flera nya typer av metrologi, bland annat en röntgenmetrologiteknik som kallas CD-SAXS (critical-dimension small-angle X-ray scattering). CD-SAXS använder transmissionsspridning med variabel vinkel från en liten strålstorlek för att utföra mätningarna. Röntgenstrålarna har en våglängd på mindre än 0,1 nm.

Det är en icke-förstörande teknik. ”CD-SAXS är konceptuellt sett en mycket enkel mätning. En röntgenkälla skickar en fokuserad röntgenstråle genom ett prov med en periodisk nanostruktur och en röntgenkamera tar en bild av den spridda röntgenstrålningen. Mätningen upprepas sedan för en rad infallsvinklar”, säger Joseph Kline, materialingenjör vid NIST. ”Periodiciteten resulterar i spridning av enstaka kristaller som liknar det man får vid proteinkristallografi. Spridningsmönstret kan sedan lösas omvänt för att få fram den genomsnittliga formen på elektrondensitetsfördelningen i den periodiska strukturen. Spridningsberäkningen är en Fouriertransform, så den är beräkningsmässigt enkel för de flesta strukturer. CD-SAXS kan lösa CD:s, oordning i CD:n och skillnader i elektrontäthet mellan skikten (som kan relateras till sammansättningen). De främsta fördelarna med CD-SAXS jämfört med konventionell OCD är att de optiska konstanterna är atomära egenskaper som är oberoende av storlek, den lilla våglängden ger högre upplösning och undviker många av de problem med parameterkorrelation som OCD har, och beräkningen är mycket enklare. CD-SAXS kan också mäta begravda strukturer och optiskt opaka skikt.”

Under åren har flera enheter visat lovande resultat med CD-SAXS. I vissa fall genereras dock röntgenstrålarna av en stor synkrotronlagringsring vid en R&D-anläggning.

Detta är opraktiskt för en fabrik. För ett tillverkningsverktyg kräver CD-SAXS kompakta röntgenkällor. Flera företag säljer dessa verktyg, främst för R&D. Intel, Samsung, TSMC och andra har CD-SAXS-verktyg i laboratoriet.

Problemet med fabriksbaserad CD-SAXS är att röntgenkällan är begränsad och långsam, vilket påverkar genomströmningen. ”CD-SAXS ger dig fenomenala profiler. Eftersom den tränger igenom substratet kan man se lager av olika material”, säger Dan Hutcheson, VD för VLSI Research. ”Det är en teknik av scatterometri-typ som optisk scatterometri, men den är långsam.”

Kostnaden är också ett problem. ”Det är förmodligen 5X eller 10X dyrare. Ägarkostnaden är hög jämfört med optisk”, säger Risto Puhakka, ordförande för VLSI Research.

Så chiptillverkare förväntas inte infoga CD-SAXS i in-line-övervakningsflödet på ett tag, åtminstone inte för logik. ”Vi prognostiserar vanligtvis fem år framåt”, säger Puhakka.

CD-SAXS gör framsteg inom minnet. I dag, i R&D, använder minnestillverkare tekniken för att karakterisera hårda masker och strukturer med högt aspektförhållande.

”För minnen är strukturerna djupa. Spridningen är bra, så det finns en tydlig färdplan för ~1 minut eller mindre per plats”, säger Paul Ryan, chef för produkthantering på Bruker. ”För logik är tekniken fortfarande i konceptfasen, och det förväntas finnas utmaningar för röntgenintensiteten.”

Tyvärr har CD-SEM och OCD sträckt sig längre än vad man tidigare trott och används idag. Andra typer av röntgenmetrologi används också. Men kommer de att sträcka sig för evigt?

Packningsförändringar
IC-skalning, det traditionella sättet att utveckla en konstruktion, bygger på att man krymper olika chipfunktioner vid varje nod och packar dem på en monolitisk matris. Men IC-skalning börjar bli för dyrt för många, och prestandafördelarna och strömfördelarna minskar för varje nod.

”Ur ekonomisk synvinkel, hur många företag har råd med kisel i den absoluta framkanten nuförtiden? Det antalet krymper”, säger Walter Ng, vice vd för affärshantering på UMC. ”På marknaderna för mycket, mycket hög prestanda kommer det alltid att finnas ett behov. Men i leveranskedjan, ur volymmässig synvinkel, öppnas klyftan i mitten. De allra främsta företagen behöver 7, 5 och kanske 3 nm en dag. Men alla andra har saktat ner ganska mycket.”

Samtidigt som skalning förblir ett alternativ för nya konstruktioner söker många efter alternativ som avancerad paketering. Chiplets är en annan form av heterogen integration.

Förpackningar blir ett mer gångbart alternativ av flera skäl. Även om ytan är kritisk, särskilt i AI-tillämpningar där chipets hastighet beror på mycket redundanta matriser av bearbetningselement och acceleratorer, härrör de största fördelarna vid varje ny nod till exempel från arkitektoniska förändringar och gemensam utformning av hårdvara och mjukvara. Det tar längre tid för en signal att färdas från en ände av ett stort chip till en annan via tunna kablar än att färdas vertikalt till en annan die med hjälp av ett höghastighetsgränssnitt.

Detta har fått förpackningsföretag och gjuterier att ytterligare förbättra hastigheten hos paketerade enheter genom att förbättra anslutningarna mellan enheterna och förbättra tätheten i själva paketen.

TSMC:s satsning på att bädda in chiplets i ett paket vid front-end-of-the-line (FEOL) är ett exempel på detta. Gjuteriet planerar att använda avancerad hybridbindningsteknik för vad man kallar system on integrated chips (SoIC).

Det kommer att gå ännu snabbare än att koppla ihop chipsen med hjälp av en interposer av kisel, som i dag är den senaste tekniken för den här typen av tillvägagångssätt. Men kiselinterposers kan också användas som vågledare för fotonik, både inom och mellan förpackningar, vilket ger ytterligare ett alternativ för detta tillvägagångssätt.

”Just nu ser man fiber inom en serverfarm, vilket är öst-västlig trafik”, säger Rich Rice, senior vice president för affärsutveckling på ASE. ”Du kommer att få se backplanes ersättas. Fibern går inte genom en modul utan direkt till servern och så småningom till paketet som switchen sitter på. Det finns fortfarande en hel del utveckling kvar att göra, men vi kommer att se företag som försöker hoppa in och göra de senaste sakerna förr snarare än senare. Det kommer att påskynda tillämpningen av fotonik. Den kommer att ha större bandbredd och den kommer att bli billigare när vi börjar se fler högvolymlösningar.”

Fördelen med ljus är att det kräver mindre ström än att skicka en elektrisk signal via koppartrådar. ”Det ligger fortfarande en bit in i framtiden, men det finns företag som arbetar med interposers som överför ljus”, säger Rice. ”Därefter kan man koppla ihop chipet med det, och det är bara en fråga om att få in dessa ljussignaler på sidan av paketet.”

Detta är naturligtvis lättare sagt än gjort. Optiska signaler kommer att avvika när värmen stiger, så filter måste kalibreras för att ta hänsyn till denna avvikelse. Dessutom kan de avbrytas av sidoväggens ojämnheter i vågledarna. Å andra sidan är förpackningar med ljus inte längre bara ett avlägset forskningsprojekt.

Det finns andra fördelar med avancerade förpackningar. Analoga kretsar kan utvecklas vid vilken nod som helst som är idealisk, och de kan återanvändas upprepade gånger utan att man behöver oroa sig för att krympa dessa enheter.

Det är dessutom så att industrin fortsätter att göra förbättringar när det gäller förpackningar för effekthalvledare. När det gäller kiselkarbid (SiC) integrerar leverantörerna till exempel SiC power MOSFETs och andra komponenter i en kraftmodul. SiC har i sig självt ett högre genombrottsfält och en högre värmeledningsförmåga än kisel.

”Vad vi och andra arbetar med är hur man kan optimera den modulen för att dra full nytta av kiselkarbid. Man måste veta vad man gör med en kraftmodul”, sade John Palmour, teknikchef på Cree, i en intervju nyligen. ”Kiselkarbid växlar så snabbt jämfört med kisel. Det finns en hel del saker man måste göra i paketet för att faktiskt få ut prestandan ur det. Med andra ord, om du använder standardkonstruktioner för kraftmoduler som används för kisel, kommer du bara att få ungefär hälften av den prestanda som du har rätt till med kiselkarbid.”

Slutsats
Migreringen till 3nm kommer att ske, även om det kan ta längre tid än väntat. Samma sak gäller för 2nm.

Ovanför detta är det oklart vad som kommer att hända på 1nm. CFETs kan vara vägen att gå. Å andra sidan kan skalningen av chip sluta, eller så kan den begränsas till små högpresterande, mycket specifika chip eller chiplets som kräver extremt hög densitet.

På kort sikt finns det dock utrymme för flera tekniker eftersom ingen enskild teknik kan hantera alla tillämpningar.