Fazendo Fichas a 3nm e mais além

As fundições seletas estão começando a acelerar seus novos processos de 5nm com 3nm em R&D. A grande questão é o que vem depois disso.

O trabalho está bem encaminhado para o nó de 2nm e mais além, mas há inúmeros desafios, assim como alguma incerteza no horizonte. Já há indícios de que as fundições empurraram seus cronogramas de produção de 3nm em poucos meses devido a vários problemas técnicos e ao imprevisto do surto pandêmico, segundo os analistas. A COVID-19 abrandou o ritmo e impactou as vendas na indústria de IC.

Esta, por sua vez, é provável que faça recuar os roteiros para além das 3nm. No entanto, o clima atual não parou a indústria de semicondutores. Hoje em dia, fundições e fabricantes de memória estão funcionando com taxas relativamente altas de utilização de fabricação.

Nos bastidores, entretanto, fundições e seus clientes continuam a desenvolver suas tecnologias de 3nm e 2nm, que agora estão previstas para aproximadamente 2022 e 2024, respectivamente. O trabalho também está em andamento para 1nm e mais além, mas isso ainda está longe.

A partir da 3nm, a indústria espera fazer a transição dos transistores finFET de hoje para FETs de gate-alaround. A 2nm e talvez mais além, a indústria está olhando para as versões atuais e novas de transistores de gate-alaround.

Nesses nós, os fabricantes de chips provavelmente precisarão de novos equipamentos, como a próxima versão da litografia ultravioleta extrema (EUV). Novas tecnologias de deposição, etch e inspeção/metrologia também estão em andamento.

Sem dúvida, os custos de projeto e fabricação são astronômicos aqui. O custo de design para um chip de 3nm é de $650 milhões, comparado com $436,3 milhões para um dispositivo de 5nm, e $222,3 milhões para 7nm, de acordo com o IBS. Além desses nós, é muito cedo para dizer quanto custará um chip.

Nem todos os projetos requerem nós avançados. Na verdade, os custos crescentes estão levando muitos a explorar outras opções, como o empacotamento avançado. Uma maneira de obter os benefícios do dimensionamento é colocando chips avançados em um pacote.

Semiconductor Engineering deu uma olhada no que está à frente em termos dos próximos transistores, ferramentas de fabricação, materiais, embalagem e fotônica.

Novos transistores e materiais
Transistores, um dos principais blocos de construção dos chips, fornecem as funções de comutação nos dispositivos. Durante décadas, os chips baseados em transistores planares foram os dispositivos mais avançados do mercado.

A 20nm, os transistores planares atingem a parede. Em resposta, a Intel em 2011 mudou para finFETs a 22nm, seguida pelas fundições a 16nm/14nm. No finFETs, o controle da corrente é realizado pela implementação de um portão em cada um dos três lados de um fin.

Com o finFETs, os fabricantes de chips têm continuado com a tradicional escala de chips. Mas espera-se que os finFETs fiquem sem vapor quando a largura da aleta atingir 5nm, o que ocorrerá em algum lugar ao redor do nó de 3nm. Assim, a 3nm, fundições selecionadas em 2022 esperam migrar para um transistor de próxima geração chamado nanosheet FETs. Um FET nanosheet FET se enquadra em uma categoria chamada gate-all-around FETs.

A nanosheet FET é uma extensão de um finFET. É um finFET no seu lado com uma porta enrolada à sua volta. As nanopilhas aparecerão a 3nm e podem se estender até 2nm ou mais.

Figure 1: Transistores planares vs finFETs vs nanosheet FETs. Fonte: Samsung

Existem outras opções na tabela que também se enquadram na categoria gate-all-around. Por exemplo, a Imec está desenvolvendo uma forksheet FET para 2nm. Na forksheet FETs, ambos nFET e pFET estão integrados na mesma estrutura. Uma parede dieléctrica separa o nFET e o pFET. Isto é diferente dos FETs existentes, que usam dispositivos diferentes para o nFETs e pFETs.

Forksheet FETs permitem um espaçamento mais apertado entre n e pFETs e uma redução na escala de área. A folha de forquilha de 2nm da Imec tem um passo de porta de 42nm contatado (CPP) e um passo de metal de 16nm. Em comparação, as nano folhas têm um CPP de 45nm e um passo de metal de 30nm.

FETs complementares (CFETs), outro tipo de dispositivo de porta de ligação, também são uma opção a 2nm e talvez além. Os FETs consistem em dois FETs nanowire separados (tipo p e tipo n). Basicamente, o nanowire tipo p é empilhado em cima de um nanowire tipo n.

“O conceito de CFET consiste em ‘dobrar’ o nFET no dispositivo pFET, o que elimina o gargalo de separação n-para-p e, como consequência, reduz a pegada de área ativa da célula por um fator dois”, disse Julien Ryckaert, diretor do programa na Imec, em um artigo recente.

CFETs são promissores. “Quando as pessoas olham para as tecnologias de gate-alaround, e especificamente os nanofios complementares empilhados (CFETs) e tecnologias similares, elas vêem essas tecnologias capacitadoras como criando um ponto de inflexão em direção à escala lógica de 3nm, 2nm e 1nm”, disse David Fried, vice-presidente de produtos computacionais da Lam Research/Coventor. “As pessoas estão revendo a trajetória da paisagem de nanowire empilhada junto com os próximos passos para possibilitar essa transição. Isto é o que as pessoas estão pensando que pode estar além dos 3nm. Não sei se alguém está definindo os nós nesse espaço, mas essas tecnologias podem permitir a próxima trajetória de escalonamento a 3nm e além”

CFETs e transistores relacionados têm alguns desafios, no entanto. “Os problemas são os processos térmicos”, disse Jeffrey Smith, membro sênior da equipe técnica da TEL. “Você precisa colocar um monte de metais para baixo antes dos processos de alta temperatura. Portanto, é preciso identificar os limites térmicos máximos para os metais de barreira necessários entre o contato e a interconexão do CFET”

Tudo dito, os CFETs vão precisar de tempo para se desenvolverem, porque hoje em dia há muito pouco silício aprendendo a se basear, e muitos problemas para resolver”. “O FCTL é promissor, mas ainda é cedo”, disse Handel Jones, CEO do IBS. “Um grande problema é que, embora as estruturas do portal sejam melhoradas, precisamos de melhorar o MOL e o BEOL”. Caso contrário, as melhorias de desempenho são limitadas”

Fabricação de chips a 2nm/1nm traz uma série de novos problemas, e novas técnicas e equipamentos serão necessários em uma variedade de etapas diferentes. Isto é evidente nos filmes finos aplicados durante a fabricação.

“Quando você começa a descer para camadas que têm menos de 5nm de espessura em depósitos de spin-coat, você é suscetível a pequenas variações na energia da superfície”, disse James Lamb, Fellow técnico corporativo da Brewer Science. “Isso pode ser do seu substrato ou pode ser do seu material”. Portanto, você realmente precisa ser perfeito em sua superfície molhada e substrato sendo revestido, bem como no material com o qual você está cobrindo, para não ter nenhum defeito. Estes são suficientemente finos onde a dinâmica da interface domina a formação do filme muito semelhante aos processos de auto-montagem, e é muito susceptível a pequenas alterações”

Para colocar isto em perspectiva, um filme de 1nm pode ter de 5 a 8 átomos de espessura. Muitos desses filmes estão na faixa de 30 a 40 átomos.

“Colocar isso para baixo, molhar a superfície e fazer o material aderir a essa superfície torna-se um desafio”, disse Lamb. “Um fator chave é a limpeza dos materiais. Se você tiver qualquer variação no substrato, você vai obter uma anomalia ou uma variação de espessura localizada”

Novos scanners EUV
Litografia, a arte de padronizar pequenas características em chips, ajuda a habilitar a escala de chips. A partir dos 3nm, os fabricantes de chips provavelmente necessitarão de uma nova versão da litografia EUV chamada EUV de alta abertura numérica (high-NA EUV).

Uma extensão da EUV de hoje, a EUV de altoNA ainda está em R&D. Orientada para 3nm em 2023, a ferramenta de tamanho mamute é complexa e cara.

EUV é importante por várias razões. Durante anos, os fabricantes de cavacos usaram scanners litográficos de 193nm baseados em óptica na manufatura. Com a ajuda de vários padrões, os fabricantes de cavacos estenderam a litografia de 193nm para 10nm/7nm. Mas a 5nm, as tecnologias litográficas actuais esgotam o vapor.

É aí que a EUV se enquadra. O EUV permite aos fabricantes de chips modelar as características mais difíceis a 7nm e mais além. “Usar o EUV a 13,5 nm de comprimento de onda deve facilitar e tornar mais viável”, disse Aki Fujimura, CEO da D2S.

EUV tem sido uma tecnologia difícil de desenvolver. Hoje, no entanto, a ASML está a enviar o seu mais recente scanner EUV. Utilizando um comprimento de onda de 13,5 nm com uma lente de 0,33 NA, o sistema permite resoluções de 13 nm com um débito de 170 wafers por hora.

A 7 nm, os fabricantes de chips estão a remeter as pequenas características utilizando uma abordagem de remissão única baseada em EUV. O EUV de patenteamento único irá se estender para aproximadamente 30nm a 28nm. Além disso, os fabricantes de chips requerem EUV double patterning, que é um processo difícil.

“Mesmo se aplicarmos múltiplas técnicas de patterning ao EUV, a sobreposição será incrivelmente difícil”, disse Doug Guerrero, tecnólogo sênior da Brewer Science.

Patterning duplo EUV ainda é uma opção a 5nm/3nm e mais além, se provar ser rentável. Mas para cobrir as suas apostas, os criadores de fichas querem EUV de altoNA, permitindo-lhes continuar com a abordagem mais simples de “single-patterning”.

Um scanner EUV de altoNA é complexo, no entanto. O sistema possui uma lente radical de 0,55 NA capaz de resoluções de 8nm. Em vez de um design de lente tradicional, a ferramenta high-NA utilizará uma lente anamórfica. Esta lente suporta uma ampliação de 8X no modo de digitalização e 4X na outra direção. Como resultado, o tamanho do campo é reduzido pela metade. Assim, em alguns casos, um fabricante de chips processaria um chip em duas máscaras diferentes. Então, as máscaras são costuradas juntas e impressas na pastilha, o que é um processo complexo.

Há outros problemas. As resistências para altoNA não estão disponíveis. Felizmente, as ferramentas de máscara EUV existentes podem ser alavancadas para 3nm e além.

A indústria, no entanto, pode exigir EUV máscara em branco com novos materiais. Isto, por sua vez, requer ferramentas de deposição de feixe de íons em branco (IBD) de máscara mais rápidas. “Estamos trabalhando agressivamente com nossos principais clientes para lançar várias características avançadas dentro do nosso design de sistema IBD que irá abordar 3nm e além”, disse Meng Lee, diretor de marketing de produto na Veeco.

Todos os produtos, o alto teor de nitrogênio enfrenta vários desafios. “O EUV de alto NA ainda está a vários anos de alcançar capacidades de produção de alto volume”, disse Patrick Ho, um analista da Stifel Nicolaus. “A ASML pode começar a fornecer sistemas beta em 2021. Mas como a EUV nos ensinou, os sistemas beta não significam que a produção de alto volume está ao virar da esquina”

Processamento a nível molecular
Os chips de hoje são produzidos usando várias ferramentas de processamento a nível atômico. Uma dessas tecnologias, chamada deposição por camada atômica (ALD), deposita materiais uma camada por vez.

Algumetch (ALE), uma tecnologia relacionada, remove materiais visados na escala atômica. Tanto ALD como ALE são usados em lógica e memória.

A indústria também está trabalhando em versões avançadas de ALD e ALE para os nós de sub-3nm. A deposição seletiva area-se, uma técnica avançada de auto-alinhamento de padrões, é uma dessas tecnologias. Combinando novas químicas com ALD ou ferramentas de deposição por camada molecular (MLD), a deposição seletiva envolve um processo de deposição de materiais e filmes em locais exatos. Em teoria, a deposição seletiva pode ser usada para depositar metais sobre metais e dielétricos sobre dielétricos em um dispositivo.

Potencialmente, ela poderia reduzir o número de etapas litográficas e de gravura no fluxo. Mas a deposição area-selectiva ainda está em R&D em meio a uma série de desafios.

Outra tecnologia no horizonte é a gravura por camada molecular (EML). “A ALE existe desde os anos 90”, disse Angel Yanguas-Gil, principal cientista de materiais do Laboratório Nacional de Argonne. “Era baseada em plasma, mas tem havido desenvolvimentos para materiais inorgânicos envolvendo gravura de camada atômica isotrópica, que é onde estamos hoje”. A gravura por camada molecular é uma extensão da que existe para materiais híbridos orgânicos/inorgânicos. Para a indústria de semicondutores, ele fornece uma forma de fazer redução isotrópica de materiais que poderiam ser usados como máscaras para litografia”

Para os chips desenvolvidos nos nós de um dígito baixo, um dos grandes problemas é o crescimento seletivo dos dispositivos. Também problemático é a remoção de materiais específicos. Assim, as anomalias que aparecem nos chips podem ser removidas com algum tipo de gravura, mas nestas geometrias qualquer material que sobra em uma pastilha pode causar problemas adicionais, como um bloqueio na máscara.

“A indústria tem olhado para copolímeros de blocos como uma forma de produzir estas superfícies de padrão apertado”, disse Yangaus-Gil. “Quando você faz a abordagem do copolímero em bloco, você obtém linhas muito bonitas, mas elas vêm com muita aspereza”. A exploração deste processo depende de precursores ALD. As pessoas ainda não demonstraram que é possível cultivar máscaras de forma selectiva. Mas se você tivesse que apostar no próximo caminho a seguir, provavelmente será nessa direção”

No início todos os esforços comerciais no passado se concentraram em materiais inorgânicos, que são mais densos e mais finos que os materiais orgânicos. Mas à medida que mais materiais orgânicos entram nos processos de fabricação, as coisas se tornam mais complexas.

“Haverá tradeoffs entre a natureza isotrópica e o valor de saturação que você obtém para a liberação da máscara, que neste processo é maior em termos de espessura, mesmo que o material seja de menor densidade”, disse Yangaus-Gil. “Com a EML, o que estamos fazendo é liberar uma ligação específica da superfície. O que você tem que ter em mente é como as camadas individuais estão ordenadas, e como isso afeta a acessibilidade à ligação que você está visando no processo de EML”

Desafios de controle de processo
Inspecção e metrologia também são importantes. A inspeção usa vários sistemas para encontrar defeitos em chips, enquanto a metrologia é a arte de medir estruturas.

Inspecção é dividida em duas categorias – óptica e feixe eletrônico. As ferramentas de inspeção ótica são rápidas, mas têm alguns limites de resolução. Os sistemas de inspecção de feixes electrónicos têm melhor resolução, mas são mais lentos.

Por isso a indústria tem desenvolvido sistemas de inspecção de feixes electrónicos multi-feixe, que em teoria poderiam encontrar os defeitos mais difíceis a velocidades mais elevadas.

ASML desenvolveu uma ferramenta de inspecção de feixes electrónicos com nove vigas. Contudo, os fabricantes de cavacos querem uma ferramenta com uma multiplicidade de vigas para acelerar o processo. Não está claro se a indústria alguma vez enviará estas ferramentas. A tecnologia ainda enfrenta uma série de desafios.

Metrologia também enfrenta alguns desafios. Hoje, os fabricantes de chips usam vários sistemas, tais como CD-SEMs, CD óptico e outros, para medir estruturas. Os CD-SEMs fazem medições de cima para baixo. Sistemas de CD ópticos usam luz polarizada para caracterizar estruturas.

Há uma década atrás, muitos pensavam que os CD-SEMs e OCDs ficariam sem vapor. Assim, a indústria acelerou o desenvolvimento de vários novos tipos de metrologia, incluindo uma tecnologia de metrologia de raios X chamada de dispersão de raios X de pequeno ângulo de dimensão crítica (CD-SAXS). O CD-SAXS utiliza a dispersão de transmissão de ângulo variável a partir de um feixe pequeno para fornecer as medidas. Os raios X têm um comprimento de onda inferior a 0,1nm.

É uma técnica não destrutiva. “CD-SAXS conceitualmente é uma medida muito simples. Uma fonte de raios X envia um feixe focado de raios X através de uma amostra com uma nanoestrutura periódica e uma câmera de raios X tira uma imagem dos raios X espalhados. A medição é então repetida para uma série de ângulos incidentes”, disse Joseph Kline, um engenheiro de materiais da NIST. “A periodicidade resulta em dispersão de um único cristal semelhante ao que é obtido na cristalografia de proteínas. O padrão de dispersão pode então ser inversamente resolvido para obter a forma média da distribuição da densidade de elétrons da estrutura periódica. O cálculo da dispersão é uma transformação de Fourier, por isso é computacionalmente fácil para a maioria das estruturas. O CD-SAXS pode resolver para CDs, desordens no CD e diferenças na densidade de elétrons entre camadas (que podem ser relacionadas à composição). As principais vantagens do CD-SAXS em relação ao TOC convencional são que as constantes ópticas são propriedades atômicas independentes do tamanho, o pequeno comprimento de onda dá maior resolução e evita muitos dos problemas de correlação de parâmetros que o TOC tem, e o cálculo é muito mais simples. O CD-SAXS também pode medir estruturas enterradas e camadas opticamente opacas”

O decorrer dos anos, várias entidades têm demonstrado resultados promissores com o CD-SAXS. Em alguns casos, porém, os raios X são gerados por um grande anel de armazenamento de sincrotrões em uma instalação R&D.

Isso é impraticável para um fabuloso. Para uma ferramenta fab, o CD-SAXS requer fontes de raios X compactas. Várias empresas vendem estas ferramentas, principalmente para R&D. Intel, Samsung, TSMC e outras têm ferramentas de CD-SAXS no laboratório.

O problema com o CD-SAXS baseado em fab é que a fonte de raios X é limitada e lenta, o que tem impacto no rendimento. “CD-SAXS dá-lhe perfis fenomenais. Porque ele penetra através do substrato, você pode ver camadas de diferentes materiais”, disse Dan Hutcheson, CEO da VLSI Research. “É uma tecnologia do tipo scatterometry como a scatterometry óptica, mas é lenta”

Cost também é um problema”. “É provavelmente 5X ou 10X mais caro. O custo de propriedade é alto comparado ao óptico”, disse Risto Puhakka, presidente da VLSI Research.

Por isso, não se espera que os fabricantes de chips insiram CD-SAXS no fluxo de monitoramento em linha por algum tempo, pelo menos para a lógica”. “Nós normalmente prevemos cinco anos fora”, disse Puhakka.

CD-SAXS está fazendo progressos na memória. Hoje, em R&D, os fabricantes de memória estão usando a tecnologia para caracterizar máscaras duras e estruturas de alta relação de perigo.

“Para a memória, as estruturas são profundas. A dispersão é boa, portanto há um roteiro claro para ~1 minuto ou menos por site”, disse Paul Ryan, diretor de gerenciamento de produto da Bruker. “Para a lógica, a técnica ainda está na fase de conceito, e espera-se que haja desafios para a intensidade dos raios X”

Felizmente, o CD-SEM e o TOC estenderam-se mais do que se pensava anteriormente e estão sendo usados hoje. Outros tipos de metrologia de raios X também são usados. Mas eles se estenderão para sempre?

Deslocamentos de embalagem
IC scaling, a forma tradicional de avançar um design, depende da contração de diferentes funções do chip em cada nó e embalá-los em um molde monolítico. Mas a escala de CI está se tornando muito cara para muitos, e os benefícios de desempenho e potência estão diminuindo em cada nó.

“De um ponto de vista econômico, quantas empresas podem comprar silício no limite do sangramento atualmente? Esse número está diminuindo”, disse Walter Ng, vice-presidente de gestão de negócios da UMC. “Para os mercados de muito, muito alto desempenho, sempre haverá essa necessidade”. Mas na cadeia de fornecimento, do ponto de vista do volume, o abismo está se abrindo no meio. A própria vanguarda precisa de 7, 5 e talvez 3 nm algum dia. Mas todos os outros abrandaram um pouco”

Embora a escala continue a ser uma opção para novos designs, muitos estão à procura de alternativas como a embalagem avançada. Chiplets é outra forma de integração heterogênea.

O empacotamento está se tornando mais uma opção viável por várias razões. Por exemplo, enquanto a área é crítica, particularmente em aplicações AI onde a velocidade de um chip depende de matrizes altamente redundantes de elementos de processamento e aceleradores, os maiores benefícios em cada novo nó são derivados de mudanças arquitetônicas e co-desenho de software de hardware. Leva mais tempo para que um sinal viaje de uma extremidade de um chip grande para outra sobre fios skinny do que para viajar verticalmente para outro molde usando uma interface de alta velocidade.

Isso levou as casas de embalagem e fundições a melhorar ainda mais a velocidade dos dispositivos embalados, melhorando as conexões entre dispositivos e melhorando a densidade dos próprios pacotes.

O push doTSMC para embutir chiplets dentro de um pacote na parte da frente da linha (FEOL) é um caso em questão. A fundição planeja usar técnicas de colagem híbridas avançadas para o que chama de sistema em chips integrados (SoIC).

Isso será ainda mais rápido do que conectar chips juntos usando um interpositor de silício, que hoje é o estado da arte para este tipo de abordagem. Mas os interposers de silício também podem ser usados como guias de ondas para fotônica, tanto no pacote quanto entre pacotes, o que acrescenta mais uma opção para essa abordagem.

“Neste momento, você vê fibra dentro de uma fazenda de servidores, que é o tráfego leste-oeste”, disse Rich Rice, vice-presidente sênior de desenvolvimento de negócios da ASE. “Você vai ver os backplanes substituídos”. A fibra não está passando por um módulo, mas diretamente para o servidor, e eventualmente para o pacote que o switch está ligado”. Ainda tem muita evolução pela frente, mas vamos ver empresas por aí a tentarem entrar para fazer as últimas coisas mais cedo em vez de mais tarde. Isso irá acelerar a aplicação da fotônica. Ele terá mais largura de banda, e ficará mais barato à medida que começamos a ver mais soluções de alto volume”

A vantagem da luz é que ela requer menos energia do que o envio de um sinal elétrico sobre fios de cobre. “Ainda é uma saída no futuro, mas há empresas que trabalham em interposers que transmitem a luz”, disse Rice. “Depois disso, você pode interagir com o chip com isso, e é apenas uma questão de colocar esses sinais de luz na lateral do pacote”

É mais fácil dizer do que fazer, é claro. Os sinais ópticos irão derivar à medida que o calor aumenta, por isso os filtros precisam de ser calibrados para contabilizar essa derivação. Além disso, eles podem ser interrompidos pela rugosidade das paredes laterais nos guias de onda. Por outro lado, o empacotamento com luz não é mais apenas um projeto de pesquisa distante.

Existem outras vantagens no empacotamento avançado. Circuitos analógicos podem ser desenvolvidos em qualquer nó ideal, e podem ser reutilizados repetidamente sem se preocupar em encolher esses dispositivos.

Além disso, a indústria continua a fazer melhorias no empacotamento de semicondutores de potência. Em carboneto de silício (SiC), por exemplo, os fornecedores integram MOSFETs SiC power e outros componentes em um módulo de energia. O SiC em si tem um campo de decomposição mais elevado e uma condutividade térmica mais elevada que o silício.

“O que nós e outros estamos trabalhando é em como otimizar esse módulo para tirar o máximo proveito do carboneto de silício. Você tem que saber o que está fazendo com um módulo de energia”, disse John Palmour, CTO do Cree, em uma entrevista recente. “Os interruptores de carboneto de silício são tão rápidos contra o silício. Há um monte de coisas que você precisa fazer dentro do pacote para realmente obter o desempenho dele. Em outras palavras, se você usar designs de módulos de potência padrão que são usados para silício, você só vai obter cerca da metade do desempenho a que você tem direito com SiC”

Conclusion
A migração para 3nm vai acontecer, embora possa levar mais tempo do que o esperado. O mesmo é verdade para 2nm.

Acima disso, não está claro o que acontecerá a 1nm. Os FCTLs podem ser o caminho a seguir. Por outro lado, a escala do chip pode acabar, ou pode ser limitada a pequenos chips de alto desempenho e altamente específicos ou chipslets que requerem uma densidade extremamente alta.

No entanto, a curto prazo, há espaço para múltiplas tecnologias porque nenhuma tecnologia pode lidar com todas as aplicações.