Making Chips At 3nm And Beyond

Wybrane odlewnie zaczynają przyspieszać swoje nowe procesy 5nm z 3nm w R&D. Wielkim pytaniem jest, co będzie potem.

Prace nad węzłem 2nm i dalej są w toku, ale na horyzoncie pojawiają się liczne wyzwania, a także niepewność. Istnieją już oznaki, że odlewnie przesunęły swoje harmonogramy produkcji 3nm o kilka miesięcy z powodu różnych problemów technicznych i nieprzewidzianej epidemii pandemii, według analityków. COVID-19 spowolnił tempo i wpłynął na sprzedaż w przemyśle IC.

To z kolei prawdopodobnie spowoduje przesunięcie map drogowych poza 3nm. Niemniej jednak, obecny klimat nie zatrzymał przemysłu półprzewodnikowego. Obecnie odlewnie i producenci pamięci pracują na stosunkowo wysokim poziomie wykorzystania fabryk.

Za kulisami, w międzyczasie, odlewnie i ich klienci kontynuują rozwój swoich technologii 3nm i 2nm, które są obecnie planowane odpowiednio na 2022 i 2024 rok. Praca jest również w toku dla 1nm i dalej, ale to jest jeszcze daleko.

Zaczynając od 3nm, przemysł ma nadzieję dokonać przejścia z dzisiejszych tranzystorów finFET do bramek-all-around FETs. W 2nm i być może dalej, branża rozważa obecne i nowe wersje tranzystorów typu gate-all-around.

Na tych węzłach, producenci układów scalonych będą prawdopodobnie potrzebować nowego sprzętu, takiego jak następna wersja litografii ekstremalnego ultrafioletu (EUV). Nowe technologie osadzania, wytrawiania i kontroli/metrologii są również w trakcie opracowywania.

Nie trzeba dodawać, że koszty projektowania i produkcji są tutaj astronomiczne. Według IBS koszt projektu chipu w technologii 3nm wynosi 650 milionów dolarów, w porównaniu do 436,3 milionów dolarów za urządzenie w technologii 5nm i 222,3 milionów dolarów za 7nm. Poza tymi węzłami jest zbyt wcześnie, aby powiedzieć, ile będzie kosztował chip.

Nie wszystkie projekty wymagają zaawansowanych węzłów. W rzeczywistości, rosnące koszty skłaniają wielu do poszukiwania innych opcji, takich jak zaawansowane pakowanie. Jednym ze sposobów na uzyskanie korzyści ze skalowania jest umieszczenie zaawansowanych układów scalonych w opakowaniu.

Semiconductor Engineering przyjrzał się temu, co czeka nas w zakresie kolejnych tranzystorów, narzędzi fabrykacji, materiałów, opakowań i fotoniki.

Nowe tranzystory i materiały
Tranzystory, jeden z kluczowych elementów konstrukcyjnych układów scalonych, zapewniają funkcje przełączania w urządzeniach. Przez dziesięciolecia układy oparte na tranzystorach planarnych były najbardziej zaawansowanymi urządzeniami na rynku.

W 20nm tranzystory planarne uderzyły w mur. W odpowiedzi, Intel w 2011 roku przeszedł na finFETy w 22nm, a następnie odlewnie w 16nm/14nm. W finFETach kontrola prądu jest osiągana poprzez implementację bramki na każdej z trzech stron płetwy.

Z finFETami, producenci chipów kontynuowali tradycyjne skalowanie chipów. Oczekuje się jednak, że finFETy przestaną działać, gdy szerokość żeberek osiągnie 5nm, co nastąpi gdzieś w okolicach węzła 3nm. Dlatego w 2022 roku wybrane odlewnie mają nadzieję na przejście na tranzystory nowej generacji, zwane nanopłytkowymi FET-ami. Nanosheet FET należy do kategorii zwanej gate-all-around FETs.

Nanosheet FET jest rozszerzeniem finFET. Jest to finFET na swojej stronie z bramką owiniętą wokół niego. Nanosiatki pojawią się na poziomie 3nm i mogą rozszerzyć się do 2nm lub dalej.

Rysunek 1: Tranzystory planarne vs finFETs vs nanosheet FET. Źródło: Samsung

Na stole znajdują się inne opcje, które również należą do kategorii gate-all-around. Na przykład, Imec opracowuje forksheet FET dla 2nm. W forksheet FETs, zarówno nFET jak i pFET są zintegrowane w tej samej strukturze. Dielektryczna ściana oddziela nFET i pFET. Różni się to od istniejących FET-ów typu gate-all-around, które wykorzystują różne urządzenia dla nFET-ów i pFET-ów.

Forksheet FETs pozwalają na ciaśniejszy odstęp n-to-p i zmniejszenie skalowania obszaru. Opracowany przez Imec 2nm forksheet ma 42nm contacted gate pitch (CPP) i 16nm metal pitch. Dla porównania, nanosiatki mają 45nm CPP i 30nm metal pitch.

Komplementarne FETy (CFETy), inny typ urządzenia typu bramka-ogół, są również opcją na poziomie 2nm i być może dalej. CFETy składają się z dwóch oddzielnych nanowirowych FETów (typu p i typu n). Zasadniczo, nanowody typu p są ułożone na nanowodzie typu n.

„Koncepcja CFET polega na 'złożeniu’ nFET na urządzeniu pFET, co eliminuje wąskie gardło separacji n-p, a w konsekwencji zmniejsza powierzchnię czynną komórki dwukrotnie”, powiedział Julien Ryckaert, dyrektor programowy w Imec, w niedawnym artykule.

CFETy są obiecujące. „Kiedy ludzie patrzą na technologie typu gate-all-around, a w szczególności na ułożone komplementarne nanowiry (CFET) i podobne technologie, widzą te technologie jako punkt zwrotny w kierunku skalowania logiki na poziomie 3nm, 2nm i 1nm,” powiedział David Fried, wiceprezes ds. produktów obliczeniowych w Lam Research/Coventor. „Ludzie analizują trajektorię krajobrazu stosu nanowirów wraz z kolejnymi krokami, które umożliwią to przejście. To jest to, co ludzie myślą, że może być po 3nm. Nie wiem, czy ktokolwiek definiuje węzły w tej przestrzeni, ale te technologie mogą umożliwić następną trajektorię skalowania w 3nm i dalej.”

CFET-y i powiązane tranzystory mają jednak pewne wyzwania. „Problemem są procesy termiczne” – powiedział Jeffrey Smith, starszy członek personelu technicznego w TEL. „Musisz umieścić dużo metali w dół przed procesami wysokotemperaturowymi. Trzeba więc określić maksymalne limity termiczne dla metali zaporowych potrzebnych między kontaktem a interkonektem CFET.”

Wszystko powiedziane, CFET będą wymagały czasu, aby się rozwijać, ponieważ obecnie jest bardzo mało nauki o krzemie, z której można czerpać, i wiele problemów do rozwiązania. „CFET jest obiecujący, ale jest jeszcze wcześnie” – powiedział Handel Jones, dyrektor generalny IBS. „Dużym problemem jest to, że nawet jeśli struktury bramek są ulepszone, musimy ulepszyć MOL i BEOL. W przeciwnym razie, wzrost wydajności jest ograniczony.”

Produkcja chipów na poziomie 2nm/1nm niesie ze sobą cały szereg nowych problemów, a nowe techniki i sprzęt będą wymagane na wielu różnych etapach. Jest to widoczne w cienkich warstwach nakładanych podczas produkcji.

„Kiedy zaczynasz schodzić do warstw o grubości mniejszej niż 5nm w depozytach spin-coat, jesteś podatny na małe zmiany w energii powierzchniowej,” powiedział James Lamb, Corporate Technical Fellow w Brewer Science. „Może to być związane z podłożem lub z materiałem. Dlatego, aby nie mieć żadnych defektów, trzeba naprawdę perfekcyjnie zwilżyć powierzchnię podłoża, na które nanosimy powłokę, jak również materiał, z którego ją wykonano. Są one na tyle cienkie, że dynamika interfejsu dominuje w tworzeniu filmu, podobnie jak w procesach samoorganizacji, i jest bardzo podatna na drobne zmiany.”

Aby umieścić to w perspektywie, film o grubości 1nm może mieć od 5 do 8 atomów grubości. Wiele z tych folii ma od 30 do 40 atomów.

„Położenie tego, zwilżenie powierzchni i uzyskanie materiału, który przylega do tej powierzchni staje się wyzwaniem”, powiedział Lamb. „Kluczowym czynnikiem jest czystość materiałów. Jeśli masz jakiekolwiek odchylenia w podłożu, otrzymasz anomalię lub lokalne odchylenia grubości.”

Nowe skanery EUV
Litografia, sztuka kształtowania maleńkich elementów na chipach, pomaga umożliwić skalowanie chipów. Na poziomie 3 nm i później, producenci układów scalonych będą prawdopodobnie potrzebować nowej wersji litografii EUV, zwanej wysokonumeryczną aperturą EUV (high-NA EUV).

Rozszerzenie dzisiejszej technologii EUV, high-NA EUV jest nadal w fazie badań i rozwoju. Planowane na 3nm w 2023 roku, narzędzie wielkości mamuta jest złożone i drogie.

EUV jest ważne z kilku powodów. Przez lata producenci chipów używali optycznych skanerów do litografii 193nm w fabryce. Z pomocą wielokrotnego patterningu, producenci układów scalonych rozszerzyli litografię 193nm do 10nm/7nm. Jednak przy 5nm, obecne technologie litograficzne przestają działać.

Tutaj właśnie wkracza EUV. EUV umożliwia producentom układów scalonych modelowanie najtrudniejszych elementów w 7nm i dalej. „Użycie EUV przy długości fali 13,5nm powinno sprawić, że będzie to łatwiejsze i bardziej opłacalne”, powiedział Aki Fujimura, dyrektor generalny D2S.

EUV było trudną do opracowania technologią. Dziś jednak firma ASML dostarcza swój najnowszy skaner EUV. Używając fali o długości 13,5 nm z soczewką 0,33 NA, system umożliwia uzyskanie rozdzielczości 13 nm przy wydajności 170 wafli na godzinę.

Przy 7 nm producenci układów scalonych modelują drobne elementy, stosując metodę pojedynczego modelowania opartą na EUV. Pojedyncze wzorcowanie EUV będzie stosowane w zakresie od 30nm do 28nm. Po przekroczeniu tego poziomu, producenci układów scalonych wymagają podwójnego patterningu EUV, który jest trudnym procesem.

„Nawet jeśli zastosujemy wiele technik patterningu do EUV, nakładanie będzie niewiarygodnie trudne,” powiedział Doug Guerrero, starszy technolog w Brewer Science.

Podwójny patterning EUV jest nadal opcją dla 5nm/3nm i dalej, jeśli okaże się opłacalny. Jednak, aby zabezpieczyć się na przyszłość, producenci układów scalonych chcą mieć wysokonapięciowy skaner EUV, który pozwoli im na kontynuowanie prostszego, jednopowłokowego podejścia.

Skaner EUV wysokonapięciowy jest jednak skomplikowany. System posiada radykalną soczewkę 0,55 NA, która umożliwia uzyskanie rozdzielczości 8nm. Zamiast tradycyjnej konstrukcji obiektywu, narzędzie high-NA będzie używać obiektywu anamorficznego. Obiektyw ten obsługuje 8-krotne powiększenie w trybie skanowania i 4-krotne w drugim kierunku. W rezultacie, rozmiar pola jest zmniejszony o połowę. Tak więc w niektórych przypadkach, producent chipów może przetwarzać chip na dwóch różnych maskach. Następnie maski są zszywane razem i drukowane na waflu, co jest skomplikowanym procesem.

Istnieją też inne problemy. Żywice dla HighNA nie są dostępne. Na szczęście, istniejące narzędzia do produkcji masek EUV mogą być wykorzystane dla 3nm i więcej.

Przemysł może jednak wymagać półfabrykatów masek EUV z nowych materiałów. To z kolei wymaga szybszych narzędzi IBD (ion beam deposition). „Pracujemy agresywnie z naszymi kluczowymi klientami nad wprowadzeniem kilku zaawansowanych funkcji w naszym systemie IBD, które pozwolą na produkcję w 3nm i więcej”, powiedział Meng Lee, dyrektor ds. marketingu produktów w Veeco.

Wszystko wskazuje na to, że przed High-NA stoi kilka wyzwań. „High-NA EUV jest jeszcze kilka lat od osiągnięcia zdolności produkcyjnych na dużą skalę”, powiedział Patrick Ho, analityk Stifel Nicolaus. „ASML może zacząć dostarczać systemy beta w 2021 roku. Ale jak nauczyło nas EUV, systemy beta nie oznaczają, że wysokonakładowa produkcja jest tuż za rogiem.”

Przetwarzanie na poziomie molekularnym
Dzisiejsze chipy są produkowane przy użyciu różnych narzędzi do przetwarzania na poziomie atomowym. Jedna z takich technologii, zwana osadzaniem warstw atomowych (ALD), osadza materiały jedna warstwa na raz.

Trawienie warstw atomowych (ALE), pokrewna technologia, usuwa materiały w skali atomowej. Zarówno ALD i ALE są stosowane w logice i pamięci.

Przemysł pracuje również nad zaawansowanymi wersjami ALD i ALE dla węzłów poniżej 3nm. Jedną z takich technologii jest osadzanie obszarowo-selektywne, zaawansowana technika samonastawnego kształtowania. Łącząc nowe chemikalia z narzędziami do ALD lub osadzania warstw molekularnych (MLD), selektywne osadzanie obejmuje proces osadzania materiałów i folii w ściśle określonych miejscach. W teorii, selektywne osadzanie może być używane do osadzania metali na metalach i dielektryków na dielektrykach na urządzeniu.

Potencjalnie, może to zmniejszyć liczbę litografii i wytrawiania etapów w przepływie. Ale area-selective deposition jest nadal w R&D pośród wielu wyzwań.

Inną technologią na horyzoncie jest molekularne trawienie warstwowe (MLE). „ALE istnieje od lat 90-tych” – powiedział Angel Yanguas-Gil, główny specjalista ds. materiałów w Argonne National Laboratory. „Było oparte na plazmie, ale nastąpił rozwój dla materiałów nieorganicznych obejmujący izotropowe trawienie warstwą atomową, w którym jesteśmy dzisiaj. Trawienie warstwowe molekularne jest jego rozwinięciem dla hybrydowych materiałów organicznych/nieorganicznych. Dla przemysłu półprzewodnikowego jest to sposób na izotropową redukcję materiałów, które mogą być użyte jako maski do litografii.”

Dla chipów opracowanych w niskich węzłach jednocyfrowych, jednym z największych problemów jest selektywny wzrost urządzeń. Problematyczne jest również usuwanie określonych materiałów. Tak więc anomalie, które pojawiają się w chipach mogą być usunięte za pomocą pewnego rodzaju wytrawiania, ale w tych geometriach każdy materiał, który pozostał na waflu może powodować dodatkowe problemy, takie jak blokowanie maski.

„Przemysł przyglądał się kopolimerom blokowym jako sposobowi na wytwarzanie tych ściśle wzorowanych powierzchni”, powiedział Yangaus-Gil. „Kiedy stosujesz podejście kopolimerów blokowych, uzyskujesz bardzo ładne linie, ale wiążą się one z dużą chropowatością. Eksploracja tego procesu opiera się na prekursorach ALD. Ludzie nie wykazali jeszcze, że można selektywnie hodować maski. Ale jeśli miałbyś obstawiać następny kierunek, to prawdopodobnie będzie to właśnie ten kierunek.”

Niemal wszystkie wysiłki komercyjne w przeszłości skupiały się na materiałach nieorganicznych, które są gęstsze i cieńsze niż materiały organiczne. Ale ponieważ więcej materiałów organicznych wchodzi do procesów produkcyjnych, sprawy stają się bardziej złożone.

„Będą kompromisy między izotropowością a wartością nasycenia, którą uzyskuje się dla uwolnienia maski, która w tym procesie jest wyższa pod względem grubości, mimo że materiał ma niższą gęstość”, powiedział Yangaus-Gil. „W przypadku MLE, to co robimy to uwalnianie określonego wiązania z powierzchni. Należy pamiętać o tym, jak uporządkowane są poszczególne warstwy i jak wpływa to na dostępność do wiązania, które jest celem procesu MLE.”

Wyzwania związane z kontrolą procesu
Inspekcja i metrologia są również ważne. Inspekcja wykorzystuje różne systemy do znajdowania defektów w chipach, podczas gdy metrologia jest sztuką pomiaru struktur.

Inspekcja dzieli się na dwie kategorie – optyczną i e-wiązkową. Narzędzia do inspekcji optycznej są szybkie, ale mają pewne ograniczenia rozdzielczości. Systemy inspekcji e-wiązkowej mają lepszą rozdzielczość, ale są wolniejsze.

Przemysł opracowuje więc wielowiązkowe systemy inspekcji e-wiązkowej, które teoretycznie mogą znajdować najtrudniejsze defekty z większą szybkością.

ASML opracował narzędzie do inspekcji e-wiązkowej z dziewięcioma wiązkami. Jednak producenci układów scalonych chcą narzędzia z wieloma wiązkami, aby przyspieszyć proces. Nie jest jasne, czy przemysł kiedykolwiek dostarczy takie narzędzia. Technologia ta wciąż stoi przed wieloma wyzwaniami.

Metrologia również stoi przed pewnymi wyzwaniami. Obecnie producenci układów scalonych używają różnych systemów, takich jak CD-SEM, optyczne CD i inne, do pomiaru struktur. CD-SEM wykonuje pomiary z góry na dół. Optyczne systemy CD wykorzystują światło spolaryzowane do charakteryzowania struktur.

Dziesięć lat temu wielu sądziło, że systemy CD-SEM i OCD przestaną być potrzebne. Przemysł przyspieszył więc rozwój kilku nowych rodzajów metrologii, w tym technologii metrologii rentgenowskiej zwanej rozpraszaniem promieniowania rentgenowskiego o małym kącie krytycznym (CD-SAXS). CD-SAXS wykorzystuje do pomiarów transmisyjne rozpraszanie pod zmiennym kątem z wiązki o małym rozmiarze. Promienie X mają długość fali mniejszą niż 0,1nm.

Jest to technika nieniszcząca. „CD-SAXS jest koncepcyjnie bardzo prostym pomiarem. Źródło promieniowania rentgenowskiego wysyła skupioną wiązkę promieniowania rentgenowskiego przez próbkę z periodyczną nanostrukturą, a kamera rentgenowska wykonuje obraz rozproszonego promieniowania rentgenowskiego. Pomiar jest następnie powtarzany dla serii kątów padania promieni,” powiedział Joseph Kline, inżynier materiałowy z NIST. „Okresowość powoduje rozpraszanie pojedynczych kryształów podobne do tego, jakie uzyskuje się w krystalografii białek. Wzór rozpraszania może być następnie odwrotnie rozwiązany w celu uzyskania średniego kształtu rozkładu gęstości elektronów w strukturze okresowej. Obliczanie rozpraszania jest transformatą Fouriera, więc jest obliczeniowo łatwe dla większości struktur. CD-SAXS może rozwiązać dla CD, zaburzenia w CD, i różnice w gęstości elektronowej między warstwami (które mogą być związane z kompozycją). Główne zalety CD-SAXS w porównaniu z konwencjonalnym OCD są takie, że stałe optyczne są atomowe właściwości niezależne od wielkości, mała długość fali daje wyższą rozdzielczość i unika wielu problemów korelacji parametrów, które OCD ma, a obliczenia są znacznie prostsze. CD-SAXS może również mierzyć struktury zakopane i warstwy optycznie nieprzezroczyste.”

Na przestrzeni lat, kilka jednostek wykazało obiecujące wyniki z CD-SAXS. W niektórych przypadkach, jednak, promienie X są generowane przez duży pierścień synchrotronu w R&D obiektu.

To jest niepraktyczne dla fab. W przypadku narzędzi fabryk, CD-SAXS wymaga kompaktowych źródeł promieniowania rentgenowskiego. Kilka firm sprzedaje takie narzędzia, głównie dla R&D. Intel, Samsung, TSMC i inne firmy mają narzędzia CD-SAXS w laboratorium.

Problem z CD-SAXS opartym na fabryce polega na tym, że źródło promieniowania rentgenowskiego jest ograniczone i powolne, co wpływa na przepustowość. „CD-SAXS daje fenomenalne profile. Ponieważ przenika przez podłoże, można zobaczyć warstwy różnych materiałów” – powiedział Dan Hutcheson, dyrektor generalny VLSI Research. „Jest to technologia typu scatterometry, jak optyczna scatterometria, ale jest powolna.”

Koszt jest również problemem. „Jest to prawdopodobnie 5x lub 10x droższe. Koszt posiadania jest wysoki w porównaniu z optycznym,” powiedział Risto Puhakka, prezes VLSI Research.

Więc producenci układów scalonych nie powinni wprowadzać CD-SAXS do procesu monitorowania na linii produkcyjnej przez jakiś czas, przynajmniej w przypadku układów logicznych. „Zazwyczaj prognozujemy na pięć lat do przodu” – powiedział Puhakka.

CD-SAXS robi postępy w pamięci. Obecnie, w R&D, producenci pamięci używają tej technologii do charakteryzowania twardych masek i struktur o wysokim współczynniku perspektywy.

„W przypadku pamięci, struktury są głębokie. Rozpraszanie jest dobre, więc istnieje jasna mapa drogowa do ~1 minuty lub mniej na stronę,” powiedział Paul Ryan, dyrektor ds. zarządzania produktem w Bruker. „Na logikę, technika jest nadal w fazie koncepcyjnej i oczekuje się, że będą wyzwania dla intensywności promieniowania rentgenowskiego.”

Na szczęście, CD-SEM i OCD rozszerzyły się dalej niż wcześniej sądzono i są używane dzisiaj. Stosowane są również inne rodzaje metrologii rentgenowskiej. Ale czy będą się one rozszerzać bez końca?

Zmiany w pakowaniu
Skalowanie układów scalonych, tradycyjny sposób rozwijania projektów, polega na zmniejszaniu różnych funkcji układu w każdym węźle i umieszczaniu ich na monolitycznej matrycy. Jednak skalowanie układów scalonych staje się dla wielu zbyt kosztowne, a korzyści związane z wydajnością i mocą maleją z każdym węzłem.

„Z ekonomicznego punktu widzenia, ile firm może sobie obecnie pozwolić na krzem na najwyższym poziomie? Ta liczba się kurczy” – powiedział Walter Ng, wiceprezes ds. zarządzania biznesem w UMC. „Na rynkach o bardzo, bardzo wysokiej wydajności zawsze będzie istniało takie zapotrzebowanie. Ale w łańcuchu dostaw, z punktu widzenia ilości, przepaść otwiera się pośrodku. Czołówka potrzebuje 7, 5 i może kiedyś 3nm. Ale wszyscy inni dość mocno zwolnili.”

Podczas gdy skalowanie pozostaje opcją dla nowych projektów, wielu szuka alternatyw, takich jak zaawansowane opakowania. Chiplety to kolejna forma heterogenicznej integracji.

Opakowanie staje się bardziej opłacalną opcją z kilku powodów. Na przykład, podczas gdy powierzchnia jest krytyczna, szczególnie w zastosowaniach AI, gdzie szybkość układu zależy od wysoce redundantnych tablic elementów przetwarzających i akceleratorów, największe korzyści w każdym nowym węźle pochodzą ze zmian architektonicznych i współprojektowania sprzętowo-programowego. Dłużej trwa podróż sygnału z jednego końca dużego układu scalonego do drugiego po cienkich przewodach, niż podróż pionowa do innej matrycy przy użyciu szybkiego interfejsu.

To skłoniło firmy zajmujące się pakowaniem i odlewnie do dalszej poprawy szybkości pakowanych urządzeń poprzez ulepszenie połączeń między urządzeniami i poprawę gęstości samych pakietów.

Przykładem tego jest naciskTSMC na osadzenie chipletów wewnątrz pakietu na froncie linii (FEOL). Odlewnia planuje wykorzystać zaawansowane hybrydowe techniki łączenia dla tego, co nazywa systemem na zintegrowanych chipach (SoIC).

Będzie to nawet szybsze niż łączenie chipów razem za pomocą interpozytora krzemowego, który dziś jest state-of-the-art dla tego rodzaju podejścia. Ale interpozytory krzemowe mogą być również używane jako falowody dla fotoniki, zarówno w pakiecie, jak i pomiędzy pakietami, co dodaje jeszcze jedną opcję dla tego podejścia.

„W tej chwili widzisz światłowody w obrębie farmy serwerów, co jest ruchem wschód-zachód”, powiedział Rich Rice, starszy wiceprezes ds. rozwoju biznesu w ASE. „Będziesz zobaczyć backplanes zastąpione. Światłowód nie będzie przechodził przez moduł, ale bezpośrednio do serwera, a ostatecznie do pakietu, w którym znajduje się przełącznik. Przed nami jeszcze długa droga ewolucji, ale zobaczymy, że firmy będą starały się wskoczyć w najnowsze rozwiązania raczej wcześniej niż później. Przyspieszy to zastosowanie fotoniki. Będzie miał większą przepustowość, a to będzie coraz tańsze, jak zaczniemy widzieć więcej rozwiązań wysokiej objętości.”

Zaletą światła jest to, że wymaga mniej energii niż wysyłanie sygnału elektrycznego przez miedziane przewody. „To wciąż droga w przyszłość, ale są firmy pracujące nad interposerami, które przesyłają światło” – powiedział Rice. „Po tym, można interfejs z chipem z tym, i to jest tylko kwestia uzyskania tych sygnałów świetlnych do boku pakietu.”

To jest łatwiej powiedzieć niż zrobić, oczywiście. Sygnały optyczne będą dryfować wraz ze wzrostem temperatury, więc filtry muszą być skalibrowane, aby uwzględnić ten dryf. Ponadto, mogą one być zakłócane przez chropowatości ścian bocznych w falowodach. Z drugiej strony, pakowanie z wykorzystaniem światła nie jest już tylko odległym projektem badawczym.

Istnieją inne zalety zaawansowanego pakowania. Obwody analogowe mogą być opracowywane w każdym węźle, jaki jest idealny, i mogą być wielokrotnie wykorzystywane bez obawy o kurczenie się tych urządzeń.

Dodatkowo, przemysł kontynuuje wprowadzanie ulepszeń w opakowaniach dla półprzewodników mocy. Na przykład, w przypadku węglika krzemu (SiC), producenci integrują MOSFET-y mocy SiC i inne komponenty w modułach mocy. Sam SiC ma wyższe pole przebicia i wyższą przewodność cieplną niż krzem.

„To, nad czym my i inni pracujemy, to jak zoptymalizować ten moduł, aby w pełni wykorzystać węglik krzemu. Musisz wiedzieć, co robisz z modułem zasilania,” powiedział John Palmour, CTO of Cree, w ostatnim wywiadzie. „Węglik krzemu przełącza się tak szybko w porównaniu z krzemem. Jest wiele rzeczy, które trzeba zrobić w obrębie pakietu, aby uzyskać odpowiednią wydajność. Innymi słowy, jeśli użyjesz standardowych projektów modułów zasilania, które są używane dla krzemu, otrzymasz tylko około połowy wydajności, do której jesteś uprawniony z SiC.”

Wniosek
Migracja do 3nm nastąpi, choć może potrwać dłużej niż oczekiwano. To samo odnosi się do 2nm.

Poza tym, nie jest jasne, co stanie się w 1nm. CFET-y mogą być drogą do celu. Z drugiej strony, skalowanie chipów może się zakończyć, lub może zostać ograniczone do małych, wysokowydajnych, wysoce specyficznych chipów lub układów scalonych, które wymagają niezwykle wysokiej gęstości.

W najbliższym czasie jest jednak miejsce dla wielu technologii, ponieważ żadna pojedyncza technologia nie jest w stanie obsłużyć wszystkich zastosowań.

.