Foundries översvämmar marknaden med nya noder och olika processalternativ vid befintliga noder, vilket sprider förvirring och skapar en mängd utmaningar för chiptillverkare.
Det finns processer för hela noder, t.ex. 10nm och 7nm, med 5nm och 3nm i R&D. Men det finns också ett ökande antal halva noder eller ”node-lets” som introduceras, inklusive 12nm, 11nm, 8nm, 6nm och 4nm.
Node-lets är derivat av processer med fullständiga noder. Till exempel är 12nm och 11nm något mer avancerade versioner av 16nm/14nm. Och 8nm och 6nm faller under samma kategori som 7nm.
Detta blir ännu mindre intuitivt eftersom nodnamnen inte återspeglar de faktiska fysiska dimensionerna av transistorspecifikationerna, vilket de gjorde tidigare. Faktum är att vissa chipproducenter använder nodenamn för att visa att de har en ledande ställning i processracet. I verkligheten är det dock fråga om godtyckliga siffror, och många branschkännare betecknar dem som rena marknadsföringstermer.
Förstå nodenumren är den enkla delen. För gjuterikunderna är utmaningen att avgöra vilken process som ska användas för en konstruktion och om den ger något värde. Kunderna har inte råd att utveckla ett nytt chip för varje nod med tanke på de stigande kostnaderna för konstruktion av integrerade kretsar. ”Så man måste prioritera och välja”, säger Wally Rhines, VD och koncernchef för Mentor, ett Siemensföretag. ”Du måste förstå dina behov och du måste förstå (gjuteriets) kapacitet.”
För gjuterierna är utmaningen att få igång alla dessa nya processer. De nya 10nm- och 7nm-processerna, som planeras för högvolymproduktion 2018, är baserade på skalade och mer komplexa versioner av dagens 16nm/14nm finFET-transistorer. I finFET:er sker styrningen av strömmen genom att implementera en gate på var och en av de tre sidorna av en fena.
Fig. 1: FinFET vs. planar. Källa: Lam Research
Den första versionen av 10nm/7nm kommer att använda optisk litografi och multipel mönstring, vilket introducerar fler masklager och mindre funktionsstorlekar i mixen. Det är svårare att hitta defekterna. Och variationen mellan olika tillverkningsutrustningar blir besvärlig vid 10nm/7nm.
Det är uppenbart att branschen står inför vissa utmaningar. ”Gjuteriets produktionsanvändning av 7nm kan bli en besvikelse”, säger Samuel Wang, analytiker på Gartner. ”Min anledning är att den första silikonframgången för 7nm-chip av konstruktörer kommer att vara mycket lägre än tidigare noder. Höga designkostnader, designkomplexitet och djupa samarbetskrav med partners kan förhindra att designen av 7nm SoC:er blir första kiselsuccéer på en gång.”
Med tiden väntas chiptillverkarna utjämna problemen. För att förenkla processen hoppas leverantörerna sedan kunna införa extrem ultraviolett (EUV) litografi i den andra fasen av 7nm och/eller vid 5nm. EUV har dock fortfarande flera utmaningar.
FinFET:er förväntas skalas till 5nm. Utöver det arbetar chiptillverkare med olika nästa generations transistortyper. Kunderna utvärderar också andra alternativ, t.ex. avancerad paketering.
Totalt sett utökas processkadenserna för hela noden från den traditionella tvåårscykeln till mellan 2,5 och 3 år. Med fullständiga noder och node-lets är industrin dock pressad att leverera fler och mer komplexa tekniker i snabbare takt. ”Man har noder och internoder. Det spelar ingen roll”, säger Prabu Raja, senior vice president för Semiconductor Products Group på Applied Materials. ”Vi befinner oss i en accelererad tidslinje. Kunderna pressar oss årligen med alla dessa förändringar.”
Vad är noder?
Ett chip består av transistorer och sammankopplingar. Transistorerna fungerar som brytare. Förbindelserna, som finns ovanpå transistorn, består av små kopparledningar som överför elektriska signaler från en transistor till en annan.
Fig. 2: Bild av chip med front-end och back-end. Källa: Wikipedia
Chips har 10 till 15 lager kopparförbindelser. I allmänhet har det andra metallskiktet, som kallas metall två (M2), den snävaste avståndet. ”Historiskt sett baserades namnet på en tekniknod på en bråkdel av den snävaste tonhöjden, vanligtvis den finaste tonhöjden (i M2)”, sade Andy Wei, analytiker vid TechInsights, i en presentation.
För varje nod skalade chiptillverkarna transistorspecifikationerna med 0,7 gånger. Med hjälp av litografiteknik för att krympa transistordimensionerna har industrin åstadkommit en prestandaförstärkning på 15 % i varje nod, plus en kostnadsminskning på 35 %, en arealvinst på 50 % och en effektminskning på 40 %. Formeln fungerade när chiptillverkarna marscherade nedåt i de olika processnoderna med numeriska nanometerbeteckningar, t.ex. 90nm, 65nm, 45nm och så vidare.
Det började dock falla sönder efter 28nm. Intel fortsätter att följa skalningstrenden på 0,7x. Men vid 16nm/14nm avvek andra från den traditionella ekvationen och lättade på metallpitch. ”Nodenamn brukade betyda något. De brukade vara knutna till metallpitch”, sade Wei. ”Vid någon tidpunkt började vi glida bort från tonhöjden och fokuserade mer på nästa nod och funktioner.”
Så nodnamnen och specifikationerna motsvarade inte M2-tonhöjden, och de stämde inte överens från en leverantör till en annan. Sammantaget är dagens nodnamn ”mer som ett marknadsföringsbaserat nummer”, säger han. ”Varje enskild nod är naturligtvis en förbättring av den senaste noden.”
Mer viktigt är att det blev svårare att skala transistorspecifikationerna efter 28nm. Litografi gav krympningar för vissa men inte för alla specifikationer.
Kostnaden per transistor – ett nyckelmått för skalning – rörde sig alltså inte längre i en brant nedåtgående linjär kurva. ”Om vi knyter saker och ting till faktiska platser, så kommer vi bort från den linjen här. Om vi kallar nodnamnet för metallpitch dividerat med den faktiska faktorn, så planar det verkligen ut och följer verkligen inte våra förväntningar på vad vi ska skala”, sade han.
Fler gjuterikunder hade dessutom råd att gå över till avancerade noder med tanke på de eskalerande designkostnaderna. Den genomsnittliga IC-designkostnaden för ett 16nm/14nm-chip är 80 miljoner dollar, jämfört med 30 miljoner dollar för en 28nm planar-enhet, enligt Gartner. Det kostar 271 miljoner dollar att konstruera ett 7nm-chip, enligt Gartner.
Förflyttning till finFETs vid 16nm/14nm blev oöverkomligt dyrt för många kunder. ”Om kunderna inte behöver finFETs prestanda tänker de inte ens på det eftersom det är en betydande kostnadsökning”, säger Walter Ng, vice ordförande för försäljning i USA på UMC. ”Vi ser fortfarande många kunder som fokuserar på 28nm. Vi ser ännu färre kunder som tittar på finFETs.
Inte alla tillämpningar kräver avancerade noder. ”Om man tittar på fordonsindustrin eller IoT har många av dessa kunder inte råd med bleeding-edge-noder. En stor del av fordonsindustrin är definitivt inte i den absoluta framkanten”, sade Ng.
Det finns gjuterikunder som har råd med designkostnaderna för avancerade noder. De behöver de senaste processerna för traditionella tillämpningar som smartphones.
De nya drivkrafterna är AI, maskininlärning och till och med kryptovalutor. ”Världen exploderar med tillämpningar för djupinlärning, där träning kräver massiv beräkningskraft, vanligtvis accelererad av GPU:er och specialprocessorer”, säger Aki Fujimura, verkställande direktör för D2S. ”Bara det behovet kommer att öka världens efterfrågan på högpresterande beräkningar. Så ja, det finns absolut ett behov av att gå till 7 nm och längre. GPU-acceleration, i synnerhet, är utmärkt för simulering, bildbehandling och för djupinlärning. För alla dessa ändamål har vi inte i närheten av tillräckligt med datorkraft för att göra allt vi vill göra.”
För att åstadkomma detta har halvledarindustrin inte råd att stanna upp – eller ens sakta ner – vilket är anledningen till att chiptillverkarna fortsätter att hitta nya sätt att driva på chipskaleringen. Många av dessa faller under en bred kategori som kallas överskalning. Intel kallar det ”hyperskalering”.
Till exempel började chiptillverkare från och med 22nm/20nm använda 193nm immersionslitografi tillsammans med olika tekniker för flera mönsterbildningar. Syftet är att minska snittet bortom 40nm, och multipel mönstring innebär en process där man använder flera litografi-, etsnings- och deponeringssteg i fabriken.
Till samma tid har strukturerna gått från plana strukturer till 3D-strukturer. FinFET är det bästa exemplet. Sedan har vi gate-over-contact och andra. Detta förändrar i sin tur materialintegrationsmixen. ”När man tänker på att gå vertikalt finns det många nya material. Hur deponerar man dem? Hur tar man bort dem? Vi ser en stor förändring i sättet att tänka på material”, säger Applied Raja.
Sedan, i ett annat exempel, använder leverantörerna tekniker för samoptimering av konstruktionsteknik. Tanken här är att minska spårhöjden och cellstorleken i en standardcelllayout vid varje nod.
Standardceller är fördefinierade logiska element i en konstruktion. Cellerna läggs ut i ett rutnät. Spåret definierar höjden på en standardcellslayout. Till exempel kan 10 nm ha en höjd på 7,5 spår med en gate-pitch på 64 nm och en metallpitch på 48 nm, enligt Imec.
Därefter, vid 7 nm, minskas höjden från 7 till 6 spår, vilket resulterar i en gate- och metallpitch på 56 nm respektive 36 nm, enligt Imec.
Figur 3: Cellbibliotekets skalning möjliggjordes av scaling boosters Källa: Imec
Detta ger i sin tur en 0,52X skalförstärkning. ”Dimensionell skalning går hand i hand med standardskalning av cellbanans höjd”, säger An Steegen, Executive Vice President för halvledarteknik och system på Imec. ”Den kombinationen ger dig en 50-procentig minskning av ytan från nod till nod.”
Från och med 14nm tog Intel ett steg längre genom att införa en teknik med dubbla spårhöjder, där två uppsättningar spår kombineras. ”(Intel) tog den ursprungliga breda cellen och vikte den”, säger TechInsights Wei. ”På ytan ser det ut som att den faktiskt använder mycket mer yta. Den är smalare, men den är dubbelt så hög. Genom att vika den kan de minska ytan. När du viker cellen använder du också mycket mindre linjer och kan få ett lägre totalmotstånd och högre prestanda.”
Det är en diskussionsfråga om den här tekniken ger skalning tillbaka på den traditionella kurvan för kostnad per transistor. Men denna och andra tekniker blir en nödvändig del av ekvationen. ”Du behöver det, eftersom du lägger till en hel del komplexitet med var och en av dessa nya noder”, säger Gary Patton, teknikchef på GlobalFoundries. ”Man måste överdimensionera. Man måste skala mer än 2,0 gånger för att uppfylla kraven.”
Så, vad är definitionen av en nod och en node-let (ibland kallad inter-nodes) ”Fullständiga noder, åtminstone ur ett Intel-perspektiv, måste sikta på en förbättring av transistortätheten på nära 2 gånger jämfört med den föregående noden”, förklarade Mark Bohr, senior fellow och direktör för processarkitektur och integration på Intel. ”Det är också vid fullständiga noder som vi vanligtvis inför stora teknikförändringar, t.ex. high-k/metal-gate och finFETs. Inter-nodes är det ställe där vi gör ytterligare optimering på den fullständiga noden.”
Förvirrande alternativ
Oavsett detta står gjuterikunderna inför några förvirrande val. Några av alternativen anges i diagrammet nedan.
Diagram 1: Gjuteriplaner och var de befinner sig i dag. Källa: Analytiker, Foundry Reports/Semiconductor Engineering
Ett sätt att tyda noderna är att skilja Intels strategi från andra. Intel introducerar en process med fullständiga noder och utvecklar sedan förbättringar på samma process. ”Intel gillar att ta dessa stora steg ungefär vart tredje år och sedan göra små iterationer som inte är alltför omformningsintensiva”, sade Bohr.
Andra chiptillverkare utvecklar processer med hela och halva noder med nodenamn som verkar ligga före Intel. ”En del av detta är en konkurrenssituation”, sade Bohr och tillade att Intel fortfarande ligger före i processracet.
Foundries ger dock kunderna olika alternativ. Låt oss säga att 16nm/14nm är en utgångspunkt. ”Vissa kommer att stanna på 14nm och hoppa direkt till 7nm”, sade GlobalFoundries Patton. ”Vissa letar efter en förlängning av 14nm.”
Till exempel är 12nm en förlängning av 16nm/14nm. Den ger något bättre prestanda än 16nm/14nm.
I den främsta kanten ökar gjuterierna 10nm/7nm. Intels 14nm-process är ungefär likvärdig med 10nm från andra foundries. Intels 10nm är likvärdig med 7nm från GlobalFoundries och TSMC, samt 8nm från Samsung.
”Det finns fyra teknikerbjudanden i vad jag skulle vilja kalla ’7nm-zonen'”, förklarade Patton. ”Vi kan diskutera vem som har den högsta densiteten och är billigare med den bästa prestandan. Men de ligger alla i samma postnummer i PPAC.”
Patton hänvisar till de viktigaste mätvärdena för kunderna – effekt, prestanda, yta och kostnad. Så vilken nod ger bäst PPAC? Som tidigare beror det till stor del på utformningen och tillämpningen. ”Gjuterikunderna är tillräckligt kunniga för att veta att deras beslut om vem och vilken process de ska använda i slutändan kommer att bero på teknikens prestanda, ekonomin och förhållandet mellan gjuteriet och kunden”, säger Joanne Itow, verkställande direktör för tillverkning vid Semico Research.
En gjuterikund, som talade på villkoret att han skulle vara anonym, beskrev en möjlig strategi. Generellt sett är ett företags flaggskeppschipprodukt inriktad på en process med en hel nod, t.ex. 16nm/14nm och 7nm, enligt gjuteriet.
Därefter kan ett företag ha några derivat eller nya chip som planeras för 16nm/14nm. För dessa kommer ett företag att titta på halvnodsprocesser som 12nm/11nm. ”I stället för att bara skala alla lager skalar gjuterierna utvalda lager med dessa node-lets vid 12nm/11nm”, enligt gjuteriet. ”Jag kan alltså gå från 14nm till 11nm eller något däremellan utan att lägga till maskeringslager, komplexitet eller kostnader.”
12nm och/eller 11nm är attraktiva av andra skäl. I många fall är IP:n likartad mellan 16nm/14nm och 12nm och 11nm, vilket gör det till ett relativt enkelt beslut att gå över till dessa node-lets. Men om IP inte finns tillgängligt på 12nm och/eller 11nm kommer en gjuterikund att undvika att flytta till dessa node-lets.
Därifrån kan kunderna flytta till 7nm eller relaterade varianter. Allt detta beror på ekosystemet. Inte alla gjuterier och IP-hus har råd att utveckla IP för varje nod och node-let. ”Det försvårar antagandet av node-lets. Det är inte bara processtekniken, utan IP måste också finnas där”, enligt källan.
Så kunderna måste titta på hela lösningen. ”Man måste titta djupare på varje process och få specifikationerna. Mycket beror på vad som är viktigt för din konstruktion när du väljer en process”, säger Mentors Rhines. ”Det är också viktigt att foundries antingen har fysisk IP som du kan använda eller att du har möjlighet att syntetisera IP på RTL-nivå i din konstruktion och vara säker på att det kommer att fungera.”
Ovanpå detta måste foundries göra mer för att hjälpa kunderna på 7nm. ”Förutom att göra tekniken redo för fabriksproduktion på 7nm måste gjuterierna ägna mer tid åt att hjälpa designföretagen att minska designkostnaderna, verifiera IP och lyckas med den första kiseln för att snabbt komma ut på marknaden”, säger Wang från Gartner.
Det finns andra överväganden. Foundry-kunder måste också undersöka de olika processerna och avgöra om de passar deras behov.
Inte alla processer är likadana. Men gjuterierna rör sig i liknande riktningar vid 10nm/7nm. För det första gör de fenorna högre och tunnare vid varje nod, vilket i sin tur ökar drivströmmen. Intels 14nm finFET-teknik har t.ex. en finpitch på 42nm och en finhöjd på 42nm. Vid 10nm är Intels finpitch 34nm och finhöjden 53nm, vilket innebär att finnarna är högre.
Fig. 4: Fin-, metall-, gate-pitch och cellhöjd vid 14nm jämfört med 10nm. Källa: Intel
För att mönstra fenorna och andra strukturer vill chiptillverkarna ha EUV-litografi. EUV skulle bidra till att förenkla processen, men tekniken är inte redo för 10nm/7nm. Så till en början kommer de att använda 193nm immersion och multipel mönstring för 10nm/7nm. Med hjälp av 193nm-immersion och self-aligned quadruple patterning (SAQP) utvecklade till exempel Intel en 36nm metallpitch för sin 10nm-process.
Intels 10nm-process har 12 metallskikt. Den övergick från koppar till kobolt i de två lägsta skikten för sammankoppling, vilket möjliggjorde en 5-10 gånger bättre elektromigration och en 2 gånger mindre via-motstånd.
I jämförelse har GlobalFoundries 7nm finFET-process en finpitch på 30nm, en kontaktat grindpitch på 56nm och en metallpitch på 40nm. Till skillnad från Intel använder GlobalFoundries självjusterad dubbelmönstring för metallskikten.
”Det ger dig mycket mer flexibilitet när det gäller vad du gör på baksidan”, säger Patton. ”Vi får densitet på andra sätt. Så där du har kritiska vägar kan du gå till bredare linjer.”
GlobalFoundries strategi skiljer sig också från Intels när det gäller metallerna för sammankoppling. ”Vi har gjort förbättringar i kopparledningarna på ungefär 100 gånger för elektromigration. Så vi kan stanna i koppar, vilket har vissa fördelar när det gäller avkastning och komplexitet”, sade Patton.
GlobalFoundries använder dock kobolt för kontakterna i middle-of-line (MOL), vilket minskar kontaktmotståndet.
Fig. 5: Förbindelse, kontakt och transistor vid olika noder. Källa: Applied Materials.
Företagen står ändå inför vissa utmaningar när de ska ta upp 10nm/7nm, så kunderna måste hålla ett vakande öga på de viktigaste problemen med tekniken. ”Den främsta utmaningen är fel i kantplaceringen. Det är kombinationen av CD och overlay”, säger Ben Rathsack, senior medlem av den tekniska personalen på TEL. ”Mittlinjen tenderar att ha en utmaning där du ansluter din front-end till din back-end. Det är verkligen där den största komplexiteten finns.”
Med tiden hoppas TSMC och GlobalFoundries kunna införa EUV i den andra iterationen av 7nm. Samsung planerar däremot att införa EUV på 7nm i början.
Detta beror på EUV:s beredskap. ”Om EUV blir tillräckligt moget för att hjälpa till att minska kostnaderna, kanske i den andra eller tredje generationen av 7nm, kan det införandet ske”, sade Rathsack.
Vad händer härnäst?
Det är oklart om alla nodenamn kommer att hålla i längden. En större fråga är hur långt kommer finFET att skalas upp? ”Vägen till 5nm är ganska tydlig. FinFETs kommer att förlängas åtminstone till 5nm. Det är möjligt att de kommer att förlängas till 3nm”, säger Rick Gottscho, teknikchef på LAM Research. ”Och det kommer att finnas några andra lösningar efter det, oavsett om det handlar om gate-all-around horisontellt eller vertikalt. Det kommer att finnas nya material. Det kommer också att finnas många utmaningar.”
Industrin utforskar lateral gate-all-around FET och nanosheet FET. I båda fallen placeras en finFET på sidan och en grind sveper runt den.
Fig. 6: Simulering av tvärsnitt av (a) finFET, (b) nanotråd och (c) nanoplåt. Källa: Det är för tidigt att säga vad som kommer att hända vid 5 nm och därefter. ”Enhetsstrukturer på 5nm är fortfarande obestämda av vissa gjuterier. Det verkar som om TSMC och GF kommer att använda finFETs. Samsung kanske väljer gate-all-around för 5nm (och 4nm). Intel är fortfarande okänt vid denna tidpunkt”, sade Gartners Wang. ”Tills det finns några framgångshistorier på 7nm med EUV i produktion tror jag inte att konstruktörer gör klokt i att satsa på 5nm.”
Relaterade historier
Racet mot 10/7nm
Nytt BEOL/MOL-genombrott?
Variationsspridning vid 10/7nm
Frågor om utbredning och kompromisser för EUV
Hållande av effektprofiler vid 10/7nm
Problem med flera mönster vid 7nm, 5nm
Overlay-utmaningar på frammarsch
Vad händer härnäst med Atomic Layer Etch?
E-beam Inspection gör framsteg