3nm 以降のチップの作成

一部のファウンドリでは、3nm の R&D で新しい 5nm プロセスを立ち上げ始めています。 3456>

2nm ノード以降の作業は順調に進んでいますが、多くの課題があり、また、地平線上には不確実なものもあります。 アナリストによれば、さまざまな技術的な問題や予期せぬパンデミックの発生により、ファウンドリが3nmの生産スケジュールを数カ月前倒しする兆候がすでに出ているという。 COVID-19が勢いを鈍らせ、IC業界の売り上げに影響を与えている

このことは、逆に3nm以降のロードマップを押し下げる可能性がある。 とはいえ、現在の状況でも半導体業界は止まってはいない。

その一方で、ファウンドリとその顧客は、3nm と 2nm の技術開発を続けており、それぞれおよそ 2022年と2024年に予定されています。 3456>

3nm では、業界は、現在の finFET トランジスタからゲート オールラウンド FET への移行を望んでいます。 2nm、そしておそらくそれ以降では、業界はゲート・オールラウンド・トランジスタの現行および新バージョンを検討しています。

これらのノードでは、チップメーカーはおそらく、次のバージョンの極紫外線 (EUV) リソグラフィーなどの新しい装置を必要とします。 新しい蒸着、エッチング、および検査/計測技術も準備中です。

言うまでもなく、設計および製造コストは天文学的な数字になります。 IBSによれば、3nmチップの設計コストは6億5000万ドルであるのに対し、5nmデバイスは4億3630万ドル、7nmは2億2230万ドルであるという。 これらのノードを超えて、チップのコストがいくらになるかを言うのは早計です。

すべての設計に高度なノードが必要というわけではありません。 実際、コストの上昇により、多くの企業が先進的なパッケージングなど、他の選択肢を模索するようになっています。 スケーリングのメリットを得るための 1 つの方法は、先進的なチップをパッケージに入れることです。

Semiconductor Engineering では、次のトランジスタ、製造ツール、材料、パッケージ、およびフォトニクスに関して、今後どうなるかを見てきました。 何十年もの間、プレーナ型トランジスタをベースにしたチップは、市場で最も進んだデバイスでした。

20nmで、プレーナ型トランジスタは壁に突き当たりました。 これを受けて、2011年にIntelが22nmでfinFETに移行し、16nm/14nmでファウンドリがそれに続いた。 フィンFETでは、フィンの3つの側面にそれぞれゲートを実装することで、電流の制御を実現している。

フィンFETでは、チップメーカーは従来のチップのスケーリングを継続した。 しかし、フィン幅が 5nm に達すると、フィン FET は息切れすると予想されており、これは 3nm ノード前後のどこかで発生する。 そこで、2022年の3nmでは、一部のファウンドリが、ナノシートFETと呼ばれる次世代トランジスタへの移行を希望しています。 ナノシート FET は、ゲート・アラウンド FET と呼ばれるカテゴリに属します。

ナノシート FET は、フィン FET の拡張版です。 フィンFETを横にして、その周囲にゲートを巻き付けたものです。 ナノシートは 3nm で登場し、2nm またはそれ以上に広がる可能性があります。

図 1: 平面トランジスタとフィン FET とナノシート FET の比較。 出典 Samsung

Gate-all-around のカテゴリに入る他のオプションもテーブル上にあります。 例えば、Imecは2nm向けのフォークシートFETを開発している。 フォークシートFETでは、nFETとpFETの両方が同じ構造で統合されています。 nFETとpFETは誘電体の壁で隔てられている。 これは、nFETとpFETに異なるデバイスを使用する既存のゲートアラウンドFETとは異なります。

フォークシートFETは、n-p間隔を狭め、面積を縮小することができます。 Imec の 2nm のフォークシートは、42nm のコンタクトゲートピッチ (CPP) と 16nm のメタルピッチを有しています。 これに対して、ナノシートの CPP は 45nm、メタル ピッチは 30nmです。

別のタイプのゲートアラウンド デバイスである相補型 FET (CFET) も 2nm およびおそらくそれ以降のオプションになります。 CFET は、2 つの独立したナノワイヤ FET (p 型と n 型) で構成されています。 基本的に、p 型ナノワイヤは n 型ナノワイヤの上に積み重ねられます。

CFET のコンセプトは、nFET を pFET デバイス上に「折り畳む」ことで、n-p 分離のボトルネックがなくなり、結果としてセルのアクティブエリアのフットプリントが 2 分の 1 に減少します、と Imec のプログラム ディレクター Julien Ryckaert は最近の文書で語っています。 Lam Research/Coventor 社の計算機製品担当副社長である David Fried 氏は、「ゲート全周技術、特に積層型相補ナノワイヤ (CFET) や同様の技術に注目すると、これらの実現技術が 3nm、2nm、1nm の論理スケーリングへの変曲点を生み出すと見なされます」と述べています。 と、Lam Research/Coventor 社の計算機製品担当副社長 David Fried 氏は述べています。「人々は、積層ナノワイヤの展望の軌道と、その移行を可能にする次のステップを検討しています。 これは、3nm を超えるかもしれないと人々が考えているものです。 しかし、これらの技術によって、3nm 以降の次のスケーリングの軌道が可能になるかもしれません」

CFET および関連するトランジスタには、いくつかの課題があります。 「東京エレクトロンのシニアテクニカルスタッフであるJeffrey Smith氏は、「問題は、熱プロセスだ。 「高温プロセスの前に、たくさんの金属を置く必要があるのです。 そのため、CFETのコンタクトとインターコネクトの間に必要なバリアメタルの最大熱限界を特定する必要があります」

以上から、CFETの開発には時間がかかると考えられる。 IBS社のCEOであるHandel Jones氏は、「CFETは有望だが、まだ初期段階だ」と述べています。 「大きな問題は、ゲート構造を強化しても、MOLとBEOLを強化する必要があることです。 2nm/1nmでのチップ製造は、多くの新しい課題をもたらし、さまざまな異なるステップで新しい技術や装置が必要とされます。 これは、製造時に適用される薄膜に顕著です。

「スピン コート蒸着で 5nm 未満の厚さの層になり始めると、表面エネルギーの小さな変動の影響を受けやすくなります」と、Brewer Science 社の法人技術研究者である James Lamb 氏は述べています。 と、Brewer Science社のJames Lambコーポレートテクニカルフェローは述べています。「これは、基板に起因するものかもしれませんし、材料に起因するものかもしれません。 そのため、欠陥が生じないようにするためには、濡れ性、コーティングする基板表面、コーティングする材料が完璧であることが必要です。 これらの薄膜は、自己組織化プロセスと同様に、界面のダイナミクスが膜形成を支配しており、わずかな変化にも非常に敏感です」

この点を考慮すると、1nm の薄膜は 5 ～ 8 原子分の厚さがあると考えられます。 これらのフィルムの多くは、30 ～ 40 原子の範囲にあります。

Lamb 氏は、「それを敷設し、表面を濡らし、その表面に材料を付着させることが課題になります。 「重要なのは、材料の清浄度です。 基板にばらつきがあると、異常や局所的な厚みのばらつきが発生します」

新しいEUVスキャナー
リソグラフィーとは、チップ上の小さな特徴をパターン化する技術で、チップのスケーリングを可能にするのに役立っています。 3nm以降では、チップメーカーは、高開口数EUV（high-numerical aperture EUV）と呼ばれる新しいバージョンのEUVリソグラフィを必要とする可能性がある。 2023年の3nmを目標に、このマンモスサイズのツールは複雑で高価です。

EUV はいくつかの理由で重要です。 長年にわたり、チップメーカーは、工場で光学ベースの193nmリソグラフィスキャナを使用していました。 マルチパターニングの助けを借りて、チップメーカーは 193nm リソグラフィを 10nm/7nm まで拡張してきました。 しかし、5nmになると、現在のリソグラフィ技術では限界があります。 EUVは、チップメーカーが7nm以降の最も難しいフィーチャーをパターン化することを可能にします。 「13.5nmの波長でEUVを使えば、より簡単に、より現実的になるはずです」と、D2S社のCEO、藤村亜紀氏は言います。

EUV はこれまで開発が困難な技術でした。 しかし今日、ASMLは最新のEUVスキャナーを出荷している。 13.5nmの波長と0.33NAのレンズを使用し、13nmの解像度で170枚/時のスループットを実現します。

7nmでは、チップメーカーはEUVベースのシングルパターニング手法を使用して、小さな特徴をパターニングしています。 EUVによるシングルパターニングは、およそ30nmから28nmのピッチまで拡張される予定です。 それ以上では、チップメーカーは EUV ダブルパターニングを必要としますが、これは難しいプロセスです。「EUV にマルチパターニング技術を適用しても、オーバーレイは非常に難しいでしょう」と、Brewer Science 社のシニアテクノロジストである Doug Guerrero 氏は述べています。 しかし、チップメーカーは、よりシンプルなシングルパターニングアプローチを継続できるように、高NAのEUVを望んでいます。

高NA EUVスキャナは複雑です。 このシステムは、8nmの解像度が可能な0.55 NAのラジカルレンズを備えています。 従来のレンズ設計の代わりに、高NAツールはアナモルフィックレンズを使用します。 このレンズは、スキャンモードでは8倍、反対方向では4倍の倍率に対応しています。 その結果、フィールドサイズは1/2に縮小される。 そのため、チップメーカーが2枚の異なるマスクでチップを加工するケースもある。 その後、マスクを縫い合わせてウェハーに印刷しますが、これは複雑なプロセスです。

他にも問題があります。 高NA用のレジストが入手できないのです。 幸いなことに、既存のEUVマスクツールは3nm以降にも活用できます。

ただし、業界では、新しい材料を使ったEUVマスクブランクスが必要になる可能性があります。 そのためには、マスクブランクスのイオンビーム蒸着（IBD）装置をより高速にする必要があります。 Veeco 社の製品マーケティング ディレクターである Meng Lee 氏は、「当社は、主要顧客と積極的に協力して、3nm 以降に対応する IBD システム設計内のいくつかの高度な機能をリリースしています」と述べています。 Stifel Nicolaus のアナリストである Patrick Ho 氏は、「High-NA EUV は、大量生産が可能になるまでまだ数年かかる」と述べています。 「ASMLは2021年にベータ版のシステムを提供し始めるかもしれません。 しかし、EUVが教えてくれたように、ベータシステムは大量生産がすぐそこにあることを意味しない」

分子レベル処理
今日のチップはさまざまな原子レベル処理ツールを使って生産されている。 原子層堆積法 (ALD) と呼ばれるそのような技術の 1 つは、材料を一度に 1 層堆積させます。

関連技術である原子層エッチング (ALE) は、原子スケールでターゲット材料を除去するものです。 ALD と ALE はどちらもロジックとメモリで使用されています。

また、業界では、3nm 以下のノード向けに ALD と ALE の高度なバージョンに取り組んでいます。 高度なセルフ・アライメント・パターニング技術である領域選択的蒸着は、そのような技術の1つです。 新しい化学物質とALDまたは分子層堆積法（MLD）ツールを組み合わせた選択的蒸着は、正確な場所に材料や膜を蒸着するプロセスである。 理論的には、選択的蒸着は、金属の上に金属を、誘電体の上に誘電体を蒸着するために使用できます。 しかし、領域選択的蒸着は、多くの課題がある中で、まだ研究開発段階にあります。

また、分子レイヤー エッチング (MLE) も視野に入ってきました。 アルゴンヌ国立研究所の主席材料科学者である Angel Yanguas-Gil 氏は、「ALE は 1990 年代から存在しています」と述べています。 「ALEは1990年代からありましたが、無機材料では等方的な原子層エッチングが開発され、現在に至っています。 分子層エッチングは、その延長線上にある有機/無機ハイブリッド材料向けだ。 半導体業界にとっては、リソグラフィーのマスクとして使用できる材料の等方的な縮小を行う方法を提供します」

1桁台前半のノードで開発されるチップでは、大きな問題の1つは、デバイスの選択的な成長です。 また、特定の材料の除去も問題である。 チップに現れる異常は、ある種のエッチングで除去できますが、このようなジオメトリでは、ウェーハ上に残っている材料は、マスクの閉塞など、さらなる問題を引き起こす可能性があります」

Yangaus-Gil 氏は、「業界では、このようにしっかりとパターン化した表面を作り出す方法としてブロック コポリマーを検討してきました。 「ブロック共重合体のアプローチを行うと、非常に美しい線が得られますが、多くの粗さが伴います。 このプロセスの探求は、ALDの前駆体に依存しています。 まだ、マスクを選択的に成長させることができることを実証していないのです。 しかし、次に進むべき道に賭けるのであれば、おそらくその方向になるでしょう」

過去におけるほぼすべての商業的取り組みは、有機材料よりも高密度で薄い無機材料に焦点を当てていました。 しかし、より多くの有機材料が製造プロセスに入ると、状況はより複雑になります。

「等方性と、このプロセスでは材料が低密度であるにもかかわらず厚みの点ではより高い、マスク リリースで得られる飽和値の間でトレードオフが発生するでしょう」と Yangaus-Gil は語ります。 「MLEで行っているのは、表面から特定の結合を解放することです。 留意しなければならないのは、個々の層がどのように配列されているか、そしてそれが MLE プロセスで目標とする結合へのアクセスにどのように影響するかです」

工程管理の課題
検査と計測もまた重要です。 検査はチップの欠陥を見つけるためにさまざまなシステムを使用し、計測は構造を測定する技術です。

検査は、光学式と電子ビーム式の2つに分類されます。 光学式検査装置は高速だが、分解能に限界がある。

そのため、業界ではマルチビーム電子ビーム検査システムを開発してきました。理論的には、最も難しい欠陥をより高速で発見することができます。 しかし、チップメーカーは、プロセスを高速化するために、多数のビームを持つツールを望んでいる。 業界がこれらのツールを出荷するかどうかは不明である。 この技術にはまだ多くの課題があります。

計測技術もまた、いくつかの課題に直面しています。 現在、チップメーカーは、CD-SEM、光CDなど、さまざまなシステムを使って構造を測定している。 CD-SEMはトップダウンで測定する。

10 年前、多くの人が CD-SEM と OCD は息切れすると考えていました。 そこで、CD-SAXS（Critical-Dimension Small-angle X-ray Scattering）と呼ばれるX線計測技術など、いくつかの新しい計測技術の開発を加速させた。 CD-SAXSは、小さなビームサイズからの可変角度透過散乱を利用して計測を行う。 X線の波長は0.1nm未満です。

これは非破壊検査技術です。 “CD-SAXSは概念的には非常にシンプルな測定法です。 X線源から集光したX線を周期的なナノ構造を持つ試料に照射し、散乱したX線の画像をX線カメラで撮影する。 NISTの材料エンジニアであるJoseph Kline氏は、「この測定は、一連の入射角について繰り返されます」と語る。 「周期性を持たせることで、タンパク質結晶構造解析で得られるものと同様の単結晶散乱を得ることができるのです。 この散乱パターンを逆解析することで、周期構造の電子密度分布の平均的な形状を求めることができます。 散乱計算はフーリエ変換であるため、ほとんどの構造で計算が容易である。 CD-SAXSは、CD、CD中の無秩序、層間の電子密度の違い（組成と関連づけることができる）を解くことができる。 CD-SAXSが従来のOCDと異なる主な利点は、光学定数がサイズに依存しない原子特性であること、波長が小さいため分解能が高く、OCDが抱えるパラメータ相関の問題の多くを回避できること、計算が非常に単純であることです。 CD-SAXSはまた、埋もれた構造や光学的に不透明な層を測定することができます」

長年にわたり、いくつかの企業がCD-SAXSで有望な結果を実証してきました。 しかし、いくつかのケースでは、X線はR&D施設の大型シンクロトロン蓄積リングによって生成されています。 CD-SAXSの製造装置には、コンパクトなX線源が必要である。 いくつかの企業は、主にR&D用のこれらのツールを販売しています。 Intel、Samsung、TSMC などは、ラボで CD-SAXS ツールを使用しています。

ファブベースの CD-SAXS の問題は、X 線源が限られていて遅いため、スループットに影響があることです。 “CD-SAXSは、驚異的なプロファイルを提供します。 基板を透過するので、異なる材料の層を見ることができます」とVLSI ResearchのCEOであるDan Hutcheson氏は述べています。 「光散乱計のような散乱計型の技術ですが、速度が遅いのです」

コストも問題です。 “おそらく5倍か10倍は高いでしょう。 VLSI Research 社の社長 Risto Puhakka 氏は、「光学式に比べて所有コストが高い」と述べています。

したがって、チップメーカーは、少なくともロジックについては、しばらくは CD-SAXS をインライン監視フローに入れることはないと思われます。 「私たちは通常、5 年後を予測しています」と Puhakka 氏は述べています。

CD-SAXS はメモリで進展しています。 現在、R&D では、メモリ メーカーがこの技術を使用して、ハード マスクや高アスペクト比構造の特性評価を行っています。 メモリでは、構造は深く、散乱は良好で、1 サイトあたり ~1 分以内という明確なロードマップがあります」と、ブルカー社の製品管理ディレクター Paul Ryan 氏は述べています。 “ロジックについては、この技術はまだコンセプト段階であり、X線強度に課題があることが予想されます。”

幸い、CD-SEM と OCD は、以前考えられていたよりもさらに拡張されて、現在も使用されています。 他のX線計測器も使われている。

Packaging shifts
IC スケーリングは、デザインを進化させる従来の方法で、各ノードで異なるチップ機能を縮小し、モノリシック ダイに詰め込むことに依存しています。 しかし、IC スケーリングは多くの企業にとって高価になりつつあり、性能と電力の利点は各ノードで減少しています。

「経済的観点から、現在、どれだけの企業が最先端のシリコンを購入できるでしょうか。 と、UMC 社のビジネス マネジメント担当副社長である Walter Ng 氏は述べています。 また、UMCのビジネス・マネジメント担当副社長のWalter Ng氏は、「非常に高性能な市場には、常にニーズがあります。 しかし、サプライチェーンでは、量的な観点から、中間にキャズムが生まれつつある。 最先端を行く企業は、7nm、5nm、そしていつかは3nmを必要としています。 しかし、それ以外の人々は、かなり減速しています」

新しい設計では、スケーリングは依然としてオプションですが、多くの人々は、高度なパッケージングなどの代替手段を模索しています。 Chiplets は、異種混合のもう 1 つの形態です。

いくつかの理由から、パッケージングはより現実的な選択肢になりつつあります。 たとえば、面積は重要ですが、特に AI アプリケーションでは、チップの速度が処理素子とアクセラレータの高度に冗長なアレイに依存するため、新しいノードごとに、アーキテクチャの変更とハードウェアとソフトウェアの共同設計から最大の利益がもたらされます。

このため、パッケージング ハウスやファウンドリは、デバイス間の接続を改善し、パッケージ自体の密度を向上させることにより、パッケージ デバイスの速度をさらに向上させることに取り組んでいます。 このファウンドリでは、SoIC (System on Integrated Chips) と呼ばれるものに高度なハイブリッド ボンディング テクノロジーを使用することを計画しています。 しかし、シリコン インターポーザーは、パッケージ内およびパッケージ間のフォトニクス用導波路としても使用できるため、このアプローチにさらに別の選択肢が加わります。

ASE のビジネス開発担当上級副社長の Rich Rice 氏は、「現在、サーバー ファームの中にファイバーを見かけますが、これは東西方向のトラフィックです。 と、ASE のビジネス開発担当上級副社長 Rich Rice は述べています。「バックプレーンを交換することになるでしょう。 ファイバーはモジュールを経由せず、直接サーバーに接続され、最終的にはスイッチが搭載されたパッケージにも接続されます。 まだまだ進化は続きますが、世の中の企業はすぐにでも最新のものに飛びつこうとするでしょう。 そうすると、フォトニクスの応用が加速されるでしょう。 より多くの帯域幅を持ち、より大量のソリューションが見られるようになれば、より安くなるでしょう」

光の利点は、銅線で電気信号を送るよりも少ない電力で済むということです。 「まだ先の話ですが、光を伝送するインターポーザーに取り組んでいる企業もあります」（Rice氏）。 「その後、それを使ってチップとインターフェイスすることができ、その光信号をパッケージの側面に入れるだけのことです」

もちろん、これは言うほど簡単なことではありません。 光信号は熱が上がるとドリフトするので、そのドリフトを考慮してフィルターを較正する必要があるのです。 さらに、導波路の側壁の粗さによって妨害される可能性もあります。 一方、光によるパッケージングは、もはや遠い研究プロジェクトではありません。

先進的なパッケージングには、他にも利点があります。 アナログ回路は理想的なノードで開発でき、それらのデバイスの縮小を気にすることなく、繰り返し再利用できる。

さらに、パワー半導体のパッケージングについても、業界は改善を続けている。 たとえば、炭化ケイ素（SiC）では、ベンダーがSiCパワーMOSFETと他のコンポーネントをパワーモジュールに統合しています。 SiC自体はシリコンよりも高耐圧で熱伝導率が高い。

「我々や他の企業が取り組んでいるのは、炭化ケイ素を最大限に活用するために、そのモジュールをどのように最適化するかということだ。 パワーモジュールで何をしているのかを知る必要があります」と、Cree社のCTOであるJohn Palmour氏は最近のインタビューで述べています。 「炭化ケイ素は、シリコンに比べて非常に高速にスイッチングする。 炭化ケイ素はシリコンに比べて切り替えが速く、実際に性能を引き出すためには、パッケージの中でやるべきことがたくさんあるのです。 言い換えれば、シリコンに使用されている標準的なパワー モジュール設計を使用すると、SiC で得られる性能の約半分しか得られません」

Conclusion
3nm への移行は、予想より長くかかるかもしれませんが、実現するでしょう。 2nmも同様です。

その先の1nmはどうなるかは不明です。 CFETが主流になるかもしれません。 一方、チップの微細化は終わるかもしれないし、高性能で特殊性の高い小型チップや、極めて高い密度が求められるチップレットに限定されるかもしれない。

ただし、短期的には、単一の技術ですべてのアプリケーションを処理できるわけではないので、複数の技術を用いる余地がある

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