Foundries は、新しいノードや既存のノードでのさまざまなプロセス オプションを市場に投入し、チップ メーカーに混乱を広げ、さまざまな課題をもたらしています。 しかし、12nm、11nm、8nm、6nm、4nm などのハーフノードや「ノードレット」の導入も増えています。
ノードレットはフルノードプロセスの派生型です。 たとえば、12nm と 11nm は 16nm/14nm を少し進化させたものです。 また、8nm と 6nm は 7nm と同じカテゴリに属します。
ノード名は、過去のようにトランジスタ仕様の実際の物理寸法を反映していないため、これはさらに直感的ではなくなります。 実際、一部のチップ メーカーは、プロセス競争におけるリーダーとしての地位を示すために、ノード名を誇示しています。 しかし、実際には、これらは任意の数字であり、多くの業界関係者は、単なるマーケティング用語であると特徴づけています。 ファウンドリの顧客にとって難しいのは、設計にどのプロセスを使用するか、そしてそれが価値をもたらすかどうかを決定することです。 IC 設計のコストが上昇する中、顧客はすべてのノードに対して新しいチップを開発する余裕はありません。 「そこで、優先順位をつけて選択する必要があります」と、シーメンス・ビジネス部門のメンター社の社長兼最高経営責任者のウォーリー・ラインズ氏は言う。 「自分のニーズを理解し、（ファウンドリの）能力を理解する必要があります」
ファウンドリにとって、課題はこれらの新しいプロセスをすべて立ち上げることです。 2018年に大量生産を予定している新しい10nmおよび7nmプロセスは、今日の16nm/14nm finFETトランジスタをスケールアップした、より複雑なバージョンをベースにしている。 フィン FET では、電流の制御は、フィンの 3 つの側面それぞれにゲートを実装することで実現します。
図 1: FinFET とプレーナーの比較。 出典 Lam Research
10nm/7nm の最初のバージョンでは、光リソグラフィとマルチパターニングを使用するため、より多くのマスク層とより小さなフィーチャーサイズが混在するようになります。 欠陥の発見がより困難になる。 また、製造装置ごとのばらつきも10nm/7nmでは厄介になっている
業界が課題に直面しているのは明らかである。 ガートナーのアナリスト、サミュエル・ワン氏は「7nmのファウンドリ生産利用は期待外れとなる可能性がある」と指摘する。 “私の理由は、設計者による7nmチップの最初のシリコン成功率は、以前のノードよりもはるかに低くなることです。 高い設計コスト、設計の複雑さ、パートナーとの深いコラボレーションの要件が、7nm SoCの設計を一発でファーストシリコン成功に導くことを妨げるかもしれない」
時間をかけて、チップメーカーは問題を解決することが期待されている。 そして、プロセスを簡素化するために、ベンダーは、7nmの第2段階および/または5nmで極端紫外線（EUV）リソグラフィを挿入することを望んでいます。 しかし、EUVにはまだいくつかの課題があります。
FinFET は 5nm までスケールアップする見込みです。 その先では、チップメーカーがさまざまな次世代トランジスタに取り組んでいる。 顧客はまた、先進的なパッケージングなど他のオプションも評価している。
全体として、フルノード・プロセス・ケイデンスは従来の2年サイクルから2.5～3年へと延長されつつある。 とはいえ、フルノードとノードレットにより、業界はより複雑な技術をより速いスピードで提供する必要に迫られています。 “ノードとインターノードがあるじゃないですか。 と、Applied Materials社の半導体製品グループ担当上級副社長であるPrabu Raja氏は言う。 「我々は加速された時間軸の中にいるのです。 4860>
ノードとは何か
チップはトランジスタとインターコネクトで構成されている。 トランジスタはスイッチの役割を果たす。 トランジスタの上部にあるインターコネクトは、小さな銅の配線で、トランジスタから別のトランジスタに電気信号を伝達します。 出典 ウィキペディア
チップには、10 ～ 15 層の銅の相互接続があります。 一般に、メタル2層（M2）と呼ばれる2層目の金属層が最もタイトなピッチとなる。 「歴史的に、テクノロジ ノードの名前は、使用される最も狭いピッチの端数に基づいており、通常は (M2 の) 最も細かい配線ピッチです」と、TechInsights のアナリストである Andy Wei 氏はプレゼンテーションで述べています。 リソグラフィ技術を使ってトランジスタの寸法を縮小し、各ノードで15%の性能向上と、35%のコスト削減、50%の面積増加、40%の電力削減を実現しました。 チップメーカーは、90nm、65nm、45nm などの数値的なナノメートル表記でさまざまなプロセス ノードを行進し、この方式はうまく機能しました。 Intelは0.7倍のスケーリングトレンドを踏襲し続けています。 しかし、16nm/14nmでは、他社が従来の方程式から逸脱し、メタルピッチを緩和したのです。 “ノード名 “にはかつて意味があった。 かつては、メタルピッチに固定されていた」とWei氏は言う。 「ある時点で、私たちはピッチから離れ始め、次のノードと機能にもっと焦点を当てました」
つまり、ノード名と仕様は M2 ピッチに対応せず、ベンダーごとに一致しませんでした。 総じて言えば、今日のノード名は「マーケティングに基づく数字に近い」という。 「4860>
さらに重要なことは、28nm 以降、トランジスタのスペックを拡張することがより困難になったことです。 リソグラフィーは、一部のスペックでは縮小を実現しましたが、すべてのスペックでは縮小できませんでした。
そのため、スケーリングにおける重要な指標であるトランジスタあたりのコストは、もはや急な下降直線カーブを描くことはありません。 「実際のピッチと結びつけて考えるなら、私たちはここでその線から外れています。 金属ピッチを実際の係数で割ってノード名を呼ぶと、本当に平坦になり、スケーリングするはずの期待に沿えなくなっています」と、彼は述べました。 ガートナーによると、16nm/14nmチップの平均IC設計コストは8000万ドルであるのに対し、28nmのプレーナーデバイスは3000万ドルです。 4860>
16nm/14nm で FinFET に移行することは、多くの顧客にとって法外なコストとなった。 UMC の米国販売担当副社長である Walter Ng 氏は、「顧客が FinFET の性能を必要としない場合、大幅なコスト増になるため、考えることさえしません」と述べています。 「UMCの米国セールス担当副社長であるWalter Ng氏は、次のように述べています。 4860>
すべてのアプリケーションが最先端ノードを必要とするわけではありません。 「自動車やIoTを見ると、これらの顧客の多くは、最先端ノードを購入する余裕がないのです。 車載の多くは確かに最先端ではありません」とNg氏は言う。
先進ノードの設計コストを負担できるファウンドリ顧客もいる。 彼らはスマートフォンのような伝統的なアプリケーションのために最新のプロセスを必要としている。
新しいドライバーは、AI、機械学習、そして暗号通貨である。 D2Sの最高責任者である藤村亜紀氏は、「世界は深層学習アプリケーションで爆発的に成長しており、そこでは通常GPUや特殊目的プロセッサによって加速される膨大な計算能力が必要とされます」と述べています。 “そのニーズだけで、ハイパフォーマンス・コンピューティングに対する世界の需要は増加します。 だから、7nm以降へのニーズがあるのは確かだ。 特にGPUアクセラレーションは、シミュレーションや画像処理、そしてディープラーニングに最適です。 これらの目的のすべてに対して、私たちがやりたいことをすべて行うには、十分な計算能力がありません」
これを達成するために、半導体業界は立ち止まることも、速度を落とすこともできません。だからこそ、チップメーカーはチップのスケーリングを推進する新しい方法を見つけ続けているのです。 これらの多くは、オーバースケーリングと呼ばれる広範なカテゴリに分類されます。 Intel はこれを「ハイパースケーリング」と呼んでいます。
たとえば、22nm/20nm から、チップメーカーは 193nm 液浸リソグラフィーとさまざまなマルチパターニング技術を使用するようになりました。 40nm 以降のピッチを縮小することを目的としたマルチプル パターニングでは、工場内で複数のリソグラフィー、エッチング、蒸着ステップを使用するプロセスが含まれます。 フィン FET はその最たる例です。 それから、ゲートオーバーコンタクトなどもありますね。 これによって、材料のインテグレーションミックスも変わってきます。 “縦型 “にしようと思うと、新しい材料がたくさん出てくる。 どうやって蒸着するのか？ どうやって除去するのか？ とアプライドのラジャは言う。「材料に対する考え方が大きく変わる。
次に、別の例として、ベンダーは設計技術の協調最適化技術を使用しています。 ここでは、各ノードのスタンダード セル レイアウトのトラック高とセル サイズを削減することを目的としています。
スタンダード セルは、デザイン内であらかじめ定義されたロジック要素です。 セルはグリッドにレイアウトされます。 トラックは、スタンダード セル レイアウトの高さを定義します。 例えば、10nmでは、7.5トラックの高さで、ゲートピッチが64nm、メタルピッチが48nmとなる場合がある、とImecは述べている。
次に、7nmでは、高さが7から6トラックに減少し、ゲートピッチが56nm、メタルピッチが36nmになるとImecは述べている。
Figure 3: Cell library scaling enabled by scaling boosters 出典:Imec, Inc: Imec
これにより、0.52Xのスケーリングブーストが実現される。 「寸法スケーリングは、標準的なセル トラック高さのスケーリングと密接に関係しています」と、Imec の半導体テクノロジーおよびシステム担当上級副社長の An Steegen 氏は述べています。 「この組み合わせにより、ノード間で面積が 50% 縮小されます。」
14nm で開始した Intel は、2 組のトラックを組み合わせたダブルハイト・トラック技術を導入して、さらに一歩前進しました。 “（Intelは）元のワイドセルを取り込んで折り畳んだ “とTechInsightsのWei氏は言う。 「表面的には、より多くの面積を使用しているように見えますが、実はそうではありません。 幅は狭いが、高さは2倍になっている。 折りたたむことで、面積を小さくすることができるのです。 セルを折りたたむと、はるかに小さな線も使用することになり、全体的に低抵抗で高性能になります」
この技術によって、従来のトランジスタあたりのコスト曲線が縮小されるかどうかは議論のあるところです。 しかし、この技術やその他の技術は、必要な部分になりつつあります。 「GlobalFoundries 社の最高技術責任者である Gary Patton 氏は、「新しいノードごとに多くの複雑性を追加しているため、それが必要なのです。 「オーバースケールする必要があります。 4860>
では、ノードとノードレット（インターノードと呼ばれることもあります）の定義は何でしょうか。「フルノード、少なくともインテルの観点からは、以前のノードと比較して2倍近いトランジスタ密度の向上を目標とする必要があります」と、インテルのプロセスアーキテクチャおよび統合のシニアフェロー兼ディレクター、Mark Bohr氏は説明します。 「フルノードはまた、High-k/メタルゲートやFinFETといった大きな技術的変化を導入する場所でもあります。 4860>
Confusing options
にもかかわらず、ファウンドリの顧客は、いくつかの混乱した選択肢に直面しています。 その選択肢のいくつかを以下の図に示します。 ファウンドリ プランと現在の状況 出典 Analysts, Foundry Reports/Semiconductor Engineering
ノードを読み解く1つの方法は、Intelの戦略を他から切り離すことです。 Intelはフルノードプロセスを導入し、その後同じプロセスで機能拡張を開発する。 「Intelは、約3年ごとにこれらの大きなステップを踏み、その後、あまり再設計を必要としない小さなイテレーションを行うことを好む」とBohr氏は述べた。 Bohr氏は、「その一部は競争的な姿勢である」と述べ、Intelがプロセス競争においてまだ先を行っていると付け加えた。 16nm/14nmが出発点だとしよう。 「14nmにとどまり、そのまま7nmにジャンプする人もいるだろう」とGlobalFoundriesのPatton氏は言う。 「例えば、12nmは16nm/14nmの延長線上にある。 4860>
最先端では、ファウンドリが10nm/7nmを強化している。 インテルの14nmプロセスは、他のファウンドリの10nmとほぼ同等である。 Intelの10nmは、GlobalFoundriesとTSMCの7nm、およびSamsungの8nmに似ています。
「私が『7nmゾーン』と呼ぶものには、4つの技術提供があります」と、Patton氏は説明します。 このような状況において、「7nmゾーン」と呼ぶべき4つの技術があります。 しかし、これらはすべて PPAC の同じ郵便番号にあります」
Patton 氏は、顧客にとって重要な指標である電力、パフォーマンス、面積、コストについて言及しています。 では、どのノードが最高の PPAC を提供するのでしょうか。 これまでと同様、それは設計とアプリケーションに大きく依存します。 「ファウンドリの顧客は、誰が、どのプロセスを使用するかという決定が、最終的には技術の性能、経済性、ファウンドリと顧客間の信頼関係にかかっていることを十分に理解しています」と、Semico Research の製造担当マネージング ディレクターである Joanne Itow 氏は述べています。 ファウンドリによると、一般的に、企業の主力チップ製品は、16nm/14nmや7nmなどのフルノードプロセスをターゲットにしています。
その後、企業はいくつかの派生製品や新しいチップを16nm/14nmに予定している可能性があります。 その場合、12nm/11nmのようなハーフノードプロセスに目を向けることになります。 ファウンドリによれば、「すべてのレイヤーをスケーリングするのではなく、12nm/11nmのノードレットで選択したレイヤーをスケーリングしている」。 「4860>
12nm および/または 11nm は、他の理由からも魅力的です。 多くの場合、IPは16nm/14nmと12nmや11nmの間で類似しており、これらのノードレットに移行することは比較的簡単な決定となるのである。 しかし、IP が 12nm および/または 11nm で利用できない場合、ファウンドリの顧客はこれらのノードレットへの移行を避けるでしょう。
そこから 7nm または関連のバリアントへ移行することもできます。 このすべては、エコシステムに依存します。 すべてのファウンドリおよび IP ハウスが、すべてのノードおよびノードレットで IP を開発する余裕があるわけではありません。 「それが、ノードレットの採用を複雑にしているのです。 プロセス技術だけでなく、IP もそこにある必要があります」と、このソースは述べています。
したがって、顧客はソリューション全体を見る必要があります。 「
そのため、顧客はソリューション全体を見なければなりません。 プロセスを選択する際に、何がデザインにとって重要であるかによって、多くのことが決まります」とメンターのラインズ氏は述べました。 「また、ファウンドリには、利用できる物理的な IP があるか、または RTL レベルの IP を設計に合成する能力があり、それが機能するという確信を持つことが重要です」
それに加えて、ファウンドリは 7nm において顧客とより密接に連携する必要があります。 「7nmでのファブ生産のための技術を準備することに加え、ファウンドリは、設計コストの削減、IPの検証、市場投入までの時間を短縮するためのファーストシリコンの成功について、設計会社を支援することにもっと時間をかける必要があります」とGartnerのWang氏は述べている。 ファウンドリの顧客は、さまざまなプロセスを検証し、それが自分たちのニーズに合っているかどうかを判断しなければなりません。
すべてのプロセスが同じというわけではありません。 しかし、ファウンドリは 10nm/7nm で同様の方向に動いています。 1 つには、各ノードでフィンを高く、薄くすることで、駆動電流を高めています。 例えば、Intelの14nm finFET技術では、フィンピッチが42nm、フィンの高さが42nmである。 4860>
Fig. 4: 14nm と 10nm におけるフィン、メタル、ゲート ピッチ、およびセルの高さ。 出典はこちら。 Intel
フィンやその他の構造をパターン化するために、チップメーカーはEUVリソグラフィーを望んでいます。 EUVはプロセスを簡素化するのに役立つが、その技術は10nm/7nmにはまだ準備ができていない。 そこで、当初は10nm/7nm用に193nmの液浸とマルチパターニングを使用する予定です。 たとえば、193nm の液浸と SAQP（Self Aligned Quadruple Patterning）を使用して、Intel は 10nm プロセス用に 36nm のメタル ピッチを開発しました。 4860>
これに対して、GlobalFoundriesの7nm finFETプロセスは、フィンピッチ30nm、コンタクトゲートピッチ56nm、メタルピッチ40nmである。 Intel とは異なり、GlobalFoundries は金属層にセルフアラインド ダブル パターンを使用しています。
「これにより、バックエンドで何をするかについて、より多くの柔軟性が得られます」と Patton は述べています。 「他の方法で密度を高めることができます。 クリティカルパスがあるところでは、より広いラインに行くことができます」
GlobalFoundries の戦略は、相互接続金属において Intel とは異なります。 “エレクトロマイグレーションに対して、銅配線を約100倍で改善した。 しかし、GlobalFoundriesは、MOL（Middle-of-Line）のコンタクトにコバルトを使用しており、コンタクト抵抗を低減している。 出典はこちら。 Applied Materials.
とはいえ、ファウンドリは10nm/7nmを立ち上げるためにいくつかの課題に直面しており、顧客はこの技術の重要な問題を注視しておく必要がある。 「第一の課題は、エッジ・プレースメント・エラーです。 CDとオーバーレイの組み合わせです」と東京エレクトロンのシニアテクニカルスタッフであるBen Rathsackは述べています。 「フロントエンドとバックエンドを接続する中間ラインには課題があります。 TSMCとGlobalFoundriesは、7nmの第2世代でEUVを導入することを望んでいます。 これに対して、Samsungは最初から7nmにEUVを挿入する計画です。
これはEUVの準備状況によるものです。 「EUVがコスト削減に貢献できるほど成熟すれば、7nmの第2世代か第3世代で、その実装が実現するかもしれません」とRathsack氏は述べています。
次は何でしょう？
すべてのノード名が長期的に定着するかは不明です。 より大きな問題は、finFETがどこまでスケールアップするのか、ということです。 “5nm “への道筋はかなり明確です。 FinFETは少なくとも5nmまで拡張されるでしょう。 LAM ResearchのCTOであるRick Gottscho氏は、「3nmまで拡張される可能性もある」と述べている。 「その後に、水平方向や垂直方向へのゲートオールアラウンドなど、他のソリューションも出てくるだろう。 新しい材料も出てくるだろう。 4860>
業界では、横型ゲートオールアラウンドFETとナノシートFETを模索している。 どちらの場合も、フィン FET が横に置かれ、ゲートがその周囲を取り囲みます。
図 6: (a) フィン FET、(b) ナノワイヤ、および (c) ナノシートの断面図シミュレーション。 出典 IBM
5nm以降で何が起こるかを語るのは時期尚早だ。 “5nmのデバイス構造は、一部のファウンドリではまだ未確定である。 TSMCとGFはfinFETを採用するようだ。 Samsungは5nm(と4nm)でゲートオールアラウンドを選択するかもしれない。 Intelは現時点ではまだ不明だ」とGartnerのWang氏は述べた。 「EUVによる7nmの生産でいくつかの成功例が出るまでは、設計者が5nmにコミットするのは賢明ではないと思う」
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