Le fonderie stanno inondando il mercato con nuovi nodi e diverse opzioni di processo nei nodi esistenti, diffondendo confusione e creando una varietà di sfide per i chipmaker.
Ci sono processi full-node, come 10nm e 7nm, con 5nm e 3nm in R&D. Ma c’è anche un numero crescente di mezzi nodi o “node-let” in fase di introduzione, tra cui 12nm, 11nm, 8nm, 6nm e 4nm.
I node-let sono derivati dei processi full-node. Per esempio, 12nm e 11nm sono versioni leggermente più avanzate di 16nm/14nm. E 8nm e 6nm rientrano nella stessa categoria dei 7nm.
Questo diventa ancora meno intuitivo perché i nomi dei nodi non riflettono le reali dimensioni fisiche delle specifiche dei transistor, come facevano in passato. In effetti, alcuni produttori di chip pubblicizzano i nomi dei nodi per mostrare la posizione di leadership nella corsa ai processi. In realtà, comunque, questi sono numeri arbitrari, e molti addetti ai lavori li caratterizzano come semplici termini di marketing.
Comprendere i numeri dei nodi è la parte facile. Per i clienti delle fonderie, la sfida è decidere quale processo usare per un progetto e se fornisce un qualche valore. I clienti non possono permettersi di sviluppare un nuovo chip per ogni nodo in mezzo all’aumento dei costi di progettazione IC. “Quindi devi dare delle priorità e scegliere”, ha detto Wally Rhines, presidente e amministratore delegato di Mentor, un’azienda Siemens. “Devi capire le tue esigenze e devi capire le capacità (della fonderia).”
Per le fonderie, la sfida è quella di accelerare tutti questi nuovi processi. Previsti per la produzione ad alto volume nel 2018, i nuovi processi da 10 nm e 7 nm sono basati su versioni in scala e più complesse degli attuali transistor finFET da 16 nm/14 nm. Nei finFET, il controllo della corrente è realizzato implementando un gate su ciascuno dei tre lati di una pinna.
Fig. 1: FinFET vs. planare. Fonte: Lam Research
La prima versione di 10nm/7nm userà la litografia ottica e il patterning multiplo, che introduce più strati di maschera e caratteristiche più piccole nel mix. Trovare i difetti è più difficile. E la variazione tra le diverse attrezzature di produzione sta diventando problematica a 10nm/7nm.
E’ chiaro che l’industria deve affrontare alcune sfide. “L’uso della produzione delle fonderie di 7nm potrebbe essere deludente”, ha detto Samuel Wang, un analista di Gartner. “La mia ragione è che il tasso di successo del primo silicio dei chip a 7nm da parte dei progettisti sarà molto più basso rispetto ai nodi precedenti. Gli alti costi di progettazione, la complessità del design e i profondi requisiti di collaborazione con i partner potrebbero impedire alla progettazione dei SoC a 7nm di diventare successi al primo silicio in un solo colpo.”
Con il tempo, i produttori di chip dovrebbero risolvere i problemi. Poi, per semplificare il processo, i fornitori sperano di inserire la litografia a ultravioletti estremi (EUV) nella seconda fase dei 7nm e/o a 5nm. EUV ha ancora diverse sfide, tuttavia.
I FinFET dovrebbero scalare fino a 5nm. Oltre a ciò, i produttori di chip stanno lavorando su vari tipi di transistor di prossima generazione. I clienti stanno anche valutando altre opzioni, come l’imballaggio avanzato.
Tutto sommato, la cadenza del processo full-node si sta estendendo dal tradizionale ciclo di 2 anni a quello compreso tra 2,5 e 3 anni. Ciononostante, con i nodi completi e i nodi-let, l’industria è sotto pressione per fornire tecnologie più complesse a un ritmo più veloce. “Hai nodi e inter-nodi. Non importa”, ha detto Prabu Raja, vicepresidente senior del Semiconductor Products Group di Applied Materials. “Siamo in una linea temporale accelerata. I clienti ci stanno spingendo annualmente con tutti questi cambiamenti.”
Cosa sono i nodi?
Un chip è composto da transistor e interconnessioni. I transistor servono come interruttori. Le interconnessioni, che risiedono sulla parte superiore del transistor, consistono in minuscoli cablaggi di rame che trasferiscono segnali elettrici da un transistor all’altro.
Fig. 2: Immagine di chip con front-end e back-end. Fonte: Wikipedia
I chip hanno da 10 a 15 strati di interconnessione in rame. Generalmente, il secondo strato di metallo, chiamato metallo due (M2), ha il passo più stretto. “Storicamente, il nome di un nodo tecnologico era basato su una frazione del passo più stretto utilizzato, tipicamente il passo più fine instradato (in M2)”, ha detto Andy Wei, un analista di TechInsights, in una presentazione.
Ad ogni nodo, i produttori di chip hanno scalato le specifiche dei transistor di 0,7X. Utilizzando tecniche di litografia per ridurre le dimensioni dei transistor, l’industria ha fornito un aumento delle prestazioni del 15% ad ogni nodo, più una riduzione dei costi del 35%, un guadagno di area del 50% e una riduzione della potenza del 40%. La formula ha funzionato quando i produttori di chip hanno marciato lungo i vari nodi di processo con denominazioni numeriche in nanometri, come 90nm, 65nm, 45nm e così via.
Le cose hanno cominciato a crollare dopo 28nm, tuttavia. Intel continua a seguire la tendenza allo scaling di 0,7X. Ma a 16nm/14nm, altri hanno deviato dall’equazione tradizionale e hanno allentato il passo del metallo. “I nomi dei nodi avevano un significato. Erano legati a passi di metallo”, ha detto Wei. “Ad un certo punto, abbiamo iniziato ad allontanarci dal passo, concentrandoci di più sul nodo successivo e sulle caratteristiche.”
Quindi i nomi dei nodi e le specifiche non corrispondevano al passo M2, e non corrispondevano da un fornitore all’altro. Tutto sommato, i nomi dei nodi di oggi sono “più come un numero basato sul marketing”, ha detto. “Ogni singolo nodo, naturalmente, è un miglioramento dell’ultimo nodo.”
Più importante, è diventato più difficile scalare le specifiche dei transistor dopo i 28nm. La litografia ha fornito le riduzioni per alcune ma non tutte le specifiche.
Così, il costo per transistor – una metrica chiave nello scaling – non si è più mosso in una ripida curva lineare verso il basso. “Se stiamo legando le cose ai tiri effettivi, qui stiamo uscendo da quella linea. Se chiamiamo il nome del nodo in base al passo del metallo diviso per il fattore effettivo, si sta davvero appiattendo e non sta davvero seguendo le nostre aspettative su ciò che dovremmo scalare”, ha detto.
Inoltre, meno clienti delle fonderie potrebbero permettersi di passare ai nodi avanzati in mezzo all’escalation dei costi di progettazione. Il costo medio di progettazione IC per un chip da 16nm/14nm è di 80 milioni di dollari, rispetto ai 30 milioni di dollari per un dispositivo planare da 28nm, secondo Gartner. Costa 271 milioni di dollari per progettare un chip da 7nm, secondo Gartner.
Il passaggio ai finFET a 16nm/14nm è diventato proibitivo per molti clienti. “Se i clienti non hanno bisogno delle prestazioni dei finFET, non ci pensano nemmeno perché è un aumento significativo dei costi”, ha detto Walter Ng, vice presidente delle vendite statunitensi di UMC. “Vediamo ancora molti clienti concentrati sui 28nm. Vediamo ancora meno clienti che guardano ai finFET.
Non tutte le applicazioni richiedono nodi all’avanguardia. “Se si guarda all’automotive o all’IoT, molti di questi clienti non possono permettersi nodi bleeding-edge. Molto del settore automobilistico non è certamente all’avanguardia”, ha detto Ng.
Ci sono clienti delle fonderie che possono permettersi i costi di progettazione nei nodi avanzati. Hanno bisogno degli ultimi processi per applicazioni tradizionali come gli smartphone.
I nuovi driver sono l’IA, l’apprendimento automatico e anche le criptovalute. “Il mondo sta esplodendo con applicazioni di deep learning, dove l’addestramento richiede una massiccia potenza di calcolo, di solito accelerata da GPU e processori speciali”, ha detto Aki Fujimura, amministratore delegato di D2S. “Questo bisogno da solo aumenterà la domanda mondiale di calcolo ad alte prestazioni. Quindi sì, c’è assolutamente bisogno di andare a 7nm e oltre. L’accelerazione GPU, in particolare, è ottima per la simulazione, l’elaborazione delle immagini e per il deep learning. Per tutti questi scopi, non abbiamo abbastanza potenza di calcolo per fare tutto ciò che vogliamo fare”.
Per realizzare questo, l’industria dei semiconduttori non può permettersi di fermarsi – o addirittura rallentare – ed è per questo che i produttori di chip continuano a trovare nuovi modi per spingere lo scaling dei chip. Molti di questi rientrano in un’ampia categoria chiamata over-scaling. Intel lo chiama “hyper-scaling”.
Per esempio, a partire da 22nm/20nm, i produttori di chip hanno iniziato a usare la litografia a immersione a 193nm insieme a varie tecniche di patterning multiplo. Con l’obiettivo di ridurre il passo oltre i 40nm, il multiple patterning comporta un processo di utilizzo di diverse fasi di litografia, incisione e deposizione nel fab.
Al tempo stesso, le strutture si sono spostate da planari a 3D. Il finFET è il miglior esempio. Poi, c’è il gate-over-contact e altri. Questo a sua volta cambia il mix di integrazione dei materiali. “Quando si pensa di andare in verticale, ci sono un sacco di nuovi materiali. Come li depositi? Come li rimuovi? Vediamo un grande cambiamento nel modo di pensare ai materiali”, ha detto Raja di Applied.
Poi, in un altro esempio, i venditori usano tecniche di cooptimizzazione della tecnologia di progettazione. L’idea qui è di ridurre l’altezza della traccia e la dimensione della cella in un layout di cella standard in ogni nodo.
Le celle standard sono elementi logici predefiniti in un progetto. Le celle sono disposte in una griglia. La traccia definisce l’altezza di un layout di cella standard. Per esempio, 10nm possono avere un’altezza di 7,5 tracce con un gate-pitch di 64nm e un metal pitch di 48nm, secondo Imec.
Poi, a 7nm, l’altezza si riduce da 7 a 6 tracce, che si traduce in un gate e metal pitch di 56nm e 36nm, rispettivamente, secondo Imec.
Fig. 3: Cell library scaling enabled by scaling boosters Fonte: Imec
Questo, a sua volta, fornisce una spinta di scala di 0,52X. “Lo scaling dimensionale va di pari passo con lo scaling standard dell’altezza delle celle”, ha detto An Steegen, vicepresidente esecutivo della tecnologia dei semiconduttori e dei sistemi presso Imec. “Questa combinazione sta dando una riduzione di area del 50% da nodo a nodo.”
A partire dai 14nm, Intel ha fatto un ulteriore passo avanti introducendo una tecnologia a doppia altezza della traccia, dove due serie di tracce sono combinate. “(Intel) ha preso la cella larga originale e l’ha piegata”, ha detto Wei di TechInsights. “In superficie, sembra che in realtà stia usando molta più area. È più stretta, ma è il doppio dell’altezza. Piegarla permette loro di diminuire l’area. Quando si piega la cella, si stanno anche utilizzando linee molto più piccole e in grado di avere una resistenza complessiva inferiore e prestazioni più elevate.”
È una questione di dibattito se questa tecnica porta il ridimensionamento sulla tradizionale curva del costo per transistor. Ma questa e altre tecniche stanno diventando una parte necessaria dell’equazione. “Ne hai bisogno, perché stai aggiungendo un sacco di complessità con ciascuno di questi nuovi nodi”, ha detto Gary Patton, chief technology officer di GlobalFoundries. “Hai bisogno di sovra-scala. Hai bisogno di scalare più di 2.0X per soddisfare i requisiti.”
Così, qual è la definizione di un nodo e di un nodo-let (a volte chiamato inter-nodi) “I nodi completi, almeno dal punto di vista di Intel, hanno bisogno di mirare a un miglioramento della densità dei transistor di 2X rispetto al nodo precedente”, ha spiegato Mark Bohr, senior fellow e direttore dell’architettura di processo e integrazione di Intel. “I nodi completi sono anche dove tipicamente introduciamo i principali cambiamenti tecnologici, come high-k/metal-gate e finFETs. Gli inter-nodi sono dove si fa un’ulteriore ottimizzazione su quel nodo completo.”
Opzioni confuse
In ogni caso, i clienti delle fonderie devono affrontare alcune scelte confuse. Alcune delle opzioni sono elencate nel grafico sottostante.
Cartina 1: Piani di fonderia e dove sono oggi. Fonte: Analisti, Foundry Reports/Semiconductor Engineering
Un modo per decifrare i nodi è separare la strategia di Intel dagli altri. Intel introduce un processo full-node e poi sviluppa miglioramenti sullo stesso processo. “A Intel piace fare questi grandi passi circa ogni tre anni e poi fare piccole iterazioni che non sono troppo impegnative per la riprogettazione”, ha detto Bohr.
Altri produttori di chip sviluppano processi a pieno e mezzo nodo con nomi di nodi che sembrano essere più avanti di Intel. “Alcuni di questi sono atteggiamenti competitivi”, ha detto Bohr, aggiungendo che Intel è ancora in vantaggio nella corsa ai processi.
Foundries, però, sta dando ai clienti varie opzioni. Diciamo che 16nm/14nm è un punto di partenza. “Alcuni resteranno a 14nm e salteranno direttamente a 7nm”, ha detto Patton di GlobalFoundries. “Alcuni stanno cercando un’estensione di 14nm.”
Per esempio, 12nm è un’estensione di 16nm/14nm. Fornisce prestazioni leggermente migliori dei 16nm/14nm.
Al limite, le fonderie stanno aumentando i 10nm/7nm. Il processo a 14nm di Intel è approssimativamente equivalente ai 10nm di altre fonderie. I 10nm di Intel sono simili ai 7nm di GlobalFoundries e TSMC, così come gli 8nm di Samsung.
“Ci sono quattro offerte tecnologiche in quella che chiamerei la ‘zona 7nm'”, ha spiegato Patton. “Possiamo discutere su chi ha la maggiore densità ed è più economico con le migliori prestazioni. Ma sono tutti nello stesso codice postale in PPAC.”
Patton si riferisce alle metriche chiave per i clienti: potenza, prestazioni, area e costo. Quindi quale nodo fornisce il miglior PPAC? Come prima, dipende in gran parte dal design e dall’applicazione. “I clienti delle fonderie sono abbastanza esperti da sapere che le loro decisioni su chi e quale processo utilizzare dipenderanno in ultima analisi dalle prestazioni della tecnologia, dall’economia e dal rapporto tra fonderia e cliente”, ha detto Joanne Itow, direttore generale per la produzione presso Semico Research.
Un cliente della fonderia, che ha parlato a condizione di rimanere anonimo, ha delineato una possibile strategia. Generalmente, il prodotto chip di punta di un’azienda è mirato per un processo full-node, come 16nm/14nm e 7nm, secondo la fonderia.
Poi, un’azienda potrebbe avere alcuni derivati o nuovi chip previsti per 16nm/14nm. Per quelli, un’azienda guarderà ai processi a mezzo nodo come 12nm/11nm. “Piuttosto che scalare tutti gli strati, le fonderie stanno scalando strati selezionati con questi nodi a 12nm/11nm,” secondo la fonderia. “Così, posso passare da 14nm a 11nm o qualcosa in mezzo senza aggiungere strati di mascheratura, complessità o costi.”
12nm e/o 11nm sono attraenti per altre ragioni. In molti casi, l’IP è simile tra 16nm/14nm e 12nm e 11nm, rendendo relativamente semplice la decisione di passare a questi nodi. Ma se l’IP non è disponibile a 12nm e/o 11nm, un cliente della fonderia eviterà di passare a questi nodi.
Da lì, i clienti possono passare a 7nm o varianti correlate. Tutto questo dipende dall’ecosistema. Non tutte le fonderie e le case IP possono permettersi di sviluppare IP per ogni nodo e nodo-let. “Questo complica l’adozione dei nodi-let. Non è solo la tecnologia di processo, ma anche l’IP deve essere lì”, secondo la fonte.
Quindi i clienti devono guardare l’intera soluzione. “Devi guardare più profondamente ogni processo e ottenere le specifiche. Molte cose dipendono da ciò che è importante per il vostro progetto nella scelta di un processo”, ha detto Rhines di Mentor. “È anche importante che la fonderia abbia un IP fisico che si può utilizzare, o che si abbia la possibilità di sintetizzare un IP a livello RTL nel proprio progetto e avere la certezza che funzionerà.”
Oltre a questo, le fonderie devono fare più assistenza ai clienti a 7nm. “Oltre a rendere la tecnologia pronta per la produzione in fab a 7nm, le fonderie devono passare più tempo ad assistere le società di progettazione sulla riduzione dei costi di progettazione, sulla verifica dell’IP e sul successo del primo silicio per un rapido time-to-market”, ha detto Wang di Gartner. I clienti delle fonderie devono anche esaminare i vari processi e decidere se si adattano alle loro esigenze.
Non tutti i processi sono uguali. Ma le fonderie si stanno muovendo in direzioni simili a 10nm/7nm. Per prima cosa, stanno rendendo le alette più alte e più sottili ad ogni nodo, il che a sua volta aumenta la corrente di azionamento. Per esempio, la tecnologia finFET di Intel a 14nm ha un passo di 42nm e un’altezza di 42nm. A 10nm, il passo delle alette di Intel è di 34nm e l’altezza delle alette è di 53nm, il che significa che le alette sono più alte.
Fig. 4: Passo delle alette, metallo, gate e altezza della cella a 14nm vs. 10nm. Fonte: Intel
Per modellare le pinne e altre strutture, i produttori di chip vogliono la litografia EUV. EUV aiuterebbe a semplificare il processo, ma la tecnologia non è pronta per 10nm/7nm. Così inizialmente useranno l’immersione a 193nm e il patterning multiplo per 10nm/7nm. Per esempio, usando l’immersione a 193nm e il quadruplo patterning auto-allineato (SAQP), Intel ha sviluppato un passo metallico di 36nm per il suo processo a 10nm.
Il processo a 10nm di Intel ha 12 strati metallici. È passato dal rame al cobalto nei due strati di interconnessione più bassi, consentendo un miglioramento di 5-10 volte nell’elettromigrazione e una riduzione di 2 volte nella resistenza di via.
In confronto, il processo finFET da 7 nm di GlobalFoundries ha un passo di 30 nm, un passo di gate a contatto di 56 nm e un passo di metallo di 40 nm. A differenza di Intel, GlobalFoundries sta usando un doppio patterning auto-allineato per gli strati di metallo.
“Questo ti dà molta più flessibilità su ciò che fai nel backend”, ha detto Patton. “Otteniamo la densità in altri modi. Così dove si hanno percorsi critici, si può andare a linee più ampie.”
La strategia di GlobalFoundries differisce anche da Intel nei metalli di interconnessione. “Abbiamo fatto miglioramenti nel cablaggio in rame a circa 100X per l’elettromigrazione. Così siamo in grado di rimanere nel rame, che ha alcuni vantaggi nella resa e nella complessità”, ha detto Patton.
GlobalFoundries, però, sta usando il cobalto per i contatti nel middle-of-line (MOL), che riduce la resistenza di contatto.
Fig. 5: Interconnessione, contatto e transistor in vari nodi. Fonte: Applied Materials.
Nondimeno, le fonderie devono affrontare alcune sfide per aumentare i 10nm/7nm, quindi i clienti devono tenere d’occhio i problemi chiave della tecnologia. “La sfida numero uno è l’errore di posizionamento dei bordi. Questa è la combinazione di CD e overlay”, ha detto Ben Rathsack, membro senior dello staff tecnico di TEL. “Il middle-of-line tende ad avere una sfida quando si collega il front-end al back-end. È proprio lì che si trova la maggiore complessità.”
Con il tempo, TSMC e GlobalFoundries sperano di inserire EUV nella seconda iterazione di 7nm. Al contrario, Samsung prevede di inserire EUV a 7nm all’inizio.
Questo dipende dalla prontezza di EUV. “Se EUV diventa abbastanza maturo da poter aiutare a ridurre i costi, forse nella seconda o terza generazione di 7nm, allora questa implementazione potrebbe avvenire”, ha detto Rathsack.
Che cosa c’è dopo?
Non è chiaro se tutti i nomi dei nodi resteranno nel lungo periodo. Una domanda più grande è quanto lontano si scalerà il finFET? “Il percorso verso i 5 nm è abbastanza chiaro. I FinFET saranno estesi almeno fino a 5nm. È possibile che vengano estesi a 3nm”, ha detto Rick Gottscho, CTO di LAM Research. “E ci saranno alcune altre soluzioni dopo questo, sia che si tratti di gate-all-around orizzontalmente o verticalmente. Ci saranno nuovi materiali. Ci saranno anche molte sfide.”
L’industria sta esplorando il gate-all-around FET laterale e il nanosheet FET. In entrambi i casi, un finFET è posto su un lato e un gate lo avvolge.
Fig. 6: Simulazione della sezione trasversale di (a) finFET, (b) nanowire, e (c) nanosheet. Fonte: IBM
È troppo presto per dire cosa succederà a 5nm e oltre. “Le strutture dei dispositivi a 5nm sono ancora indeterminate da alcune fonderie. Sembra che TSMC e GF useranno i finFET. Samsung potrebbe scegliere il gate-all-around per 5nm (e 4nm). Intel è ancora sconosciuta in questo momento”, ha detto Wang di Gartner. “Finché non ci saranno alcune storie di successo sui 7nm con EUV in produzione, non credo che i progettisti siano saggi a impegnarsi per i 5nm.”
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