Fare chip a 3nm e oltre

Selezionate fonderie stanno iniziando a far crescere i loro nuovi processi a 5nm con 3nm in R&D. La grande domanda è cosa viene dopo.

Il lavoro è ben avviato per il nodo a 2nm e oltre, ma ci sono numerose sfide così come alcune incertezze all’orizzonte. Ci sono già segni che le fonderie hanno spostato i loro programmi di produzione a 3nm di alcuni mesi a causa di vari problemi tecnici e dell’imprevista epidemia di pandemia, secondo gli analisti. COVID-19 ha rallentato lo slancio e ha avuto un impatto sulle vendite nell’industria IC.

Questo, a sua volta, è probabile che spinga indietro le tabelle di marcia oltre i 3nm. Tuttavia, il clima attuale non ha fermato l’industria dei semiconduttori. Oggi, le fonderie e i produttori di memorie sono in esecuzione a tassi di utilizzo relativamente alti.

Dietro le quinte, nel frattempo, le fonderie e i loro clienti continuano a sviluppare le loro tecnologie a 3nm e 2nm, che sono ora previste rispettivamente per il 2022 e il 2024. Il lavoro è in corso anche per 1nm e oltre, ma è ancora lontano.

A partire dai 3nm, l’industria spera di fare la transizione dai transistor finFET di oggi ai FET gate-all-around. A 2nm e forse oltre, l’industria sta guardando alle versioni attuali e nuove di transistor gate-all-around.

A questi nodi, i produttori di chip richiederanno probabilmente nuove attrezzature, come la prossima versione della litografia EUV (ultravioletta estrema). Nuove tecnologie di deposizione, incisione e ispezione/metrologia sono anche in cantiere.

Inutile dire che i costi di progettazione e produzione sono astronomici. Il costo di progettazione per un chip da 3 nm è di 650 milioni di dollari, rispetto a 436,3 milioni di dollari per un dispositivo da 5 nm e 222,3 milioni di dollari per 7 nm, secondo IBS. Oltre questi nodi, è troppo presto per dire quanto costerà un chip.

Non tutti i progetti richiedono nodi avanzati. Infatti, l’aumento dei costi sta spingendo molti a esplorare altre opzioni, come il packaging avanzato. Un modo per ottenere i benefici dello scaling è mettere i chip avanzati in un pacchetto.

Semiconductor Engineering ha dato un’occhiata a ciò che c’è davanti in termini di prossimi transistor, strumenti fab, materiali, packaging e fotonica.

Nuovi transistor e materiali
I transistor, uno dei componenti chiave dei chip, forniscono le funzioni di commutazione nei dispositivi. Per decenni, i chip basati su transistor planari sono stati i dispositivi più avanzati sul mercato.

A 20nm, i transistor planari hanno colpito il muro. In risposta, Intel nel 2011 è passata ai finFET a 22nm, seguita dalle fonderie a 16nm/14nm. Nei finFET, il controllo della corrente è realizzato implementando un gate su ciascuno dei tre lati di una pinna.

Con i finFET, i produttori di chip hanno continuato con il tradizionale scaling del chip. Ma ci si aspetta che i finFET si esauriscano quando la larghezza delle alette raggiunge i 5 nm, il che avverrà da qualche parte intorno al nodo a 3 nm. Così a 3nm, le fonderie selezionate nel 2022 sperano di migrare verso un transistor di nuova generazione chiamato nanosheet FET. Un nanosheet FET rientra in una categoria chiamata gate-all-around FETs.

Un nanosheet FET è un’estensione di un finFET. È un finFET sul suo lato con un gate avvolto intorno. I nanosheet appariranno a 3nm e potrebbero estendersi a 2nm o oltre.

Figura 1: Transistor planari vs finFET vs nanosheet FET. Fonte: Samsung

Ci sono altre opzioni sul tavolo che rientrano anche nella categoria gate-all-around. Per esempio, Imec sta sviluppando un FET forksheet per 2nm. Nei FET forksheet, sia il nFET che il pFET sono integrati nella stessa struttura. Una parete dielettrica separa l’nFET e il pFET. Questo è diverso dagli attuali FET gate-all-around, che usano dispositivi diversi per gli nFET e i pFET.

I FET forksheet permettono una spaziatura n-to-p più stretta e una riduzione della scalatura dell’area. Il forksheet da 2 nm di Imec ha un passo del gate a contatto (CPP) di 42 nm e un passo del metallo di 16 nm. In confronto, i nanosheet hanno un CPP di 45nm e un passo del metallo di 30nm.

I FET complementari (CFET), un altro tipo di dispositivo gate-all-around, sono anche un’opzione a 2nm e forse oltre. I CFET consistono in due FET a nanowire separati (tipo p e tipo n). Fondamentalmente, il nanowire di tipo p è impilato sopra un nanowire di tipo n.

“Il concetto di CFET consiste nel ‘ripiegare’ l’nFET sul dispositivo pFET, che elimina il collo di bottiglia della separazione n-p e, di conseguenza, riduce l’area attiva della cella di un fattore due”, ha detto Julien Ryckaert, direttore del programma presso Imec, in un recente documento.

I CFET sono promettenti. “Quando le persone guardano le tecnologie gate-all-around, e in particolare i nanofili complementari impilati (CFET) e tecnologie simili, vedono queste tecnologie abilitanti come un punto di inflessione verso la scalabilità della logica a 3 nm, 2 nm e 1 nm”, ha detto David Fried, vice presidente dei prodotti computazionali alla Lam Research/Coventor. “Le persone stanno rivedendo la traiettoria del paesaggio dei nanowire impilati insieme ai prossimi passi per consentire quella transizione. Questo è ciò che la gente sta pensando potrebbe essere oltre i 3 nm. Non so se qualcuno sta definendo i nodi in quello spazio, ma queste tecnologie potrebbero abilitare la prossima traiettoria di scala a 3nm e oltre.”

I CFET e i transistor correlati hanno alcune sfide, però. “I problemi sono i processi termici”, ha detto Jeffrey Smith, membro senior dello staff tecnico di TEL. “Hai bisogno di mettere un sacco di metalli prima dei processi ad alta temperatura. Quindi è necessario identificare i limiti termici massimi per i metalli di barriera necessari tra il contatto e l’interconnessione del CFET.”

Tutto sommato, i CFET richiederanno tempo per svilupparsi perché oggi c’è molto poco apprendimento del silicio da cui attingere, e molti problemi da risolvere. “CFET è promettente, ma è ancora presto”, ha detto Handel Jones, CEO di IBS. “Un grande problema è che anche se le strutture dei gate sono migliorate, dobbiamo migliorare il MOL e il BEOL. Altrimenti, i miglioramenti delle prestazioni sono limitati.”

La produzione di chip a 2nm/1nm porta tutta una serie di nuovi problemi, e nuove tecniche e attrezzature saranno necessarie in una varietà di fasi diverse. Questo è evidente nei film sottili applicati durante la produzione.

“Quando si inizia a scendere a strati che sono meno di 5 nm di spessore nei depositi spin-coat, si è suscettibili di piccole variazioni di energia superficiale”, ha detto James Lamb, Corporate Technical Fellow alla Brewer Science. “Questo può essere dovuto al vostro substrato o al vostro materiale. Quindi bisogna davvero essere perfetti nella bagnatura e nella superficie del substrato da rivestire, così come il materiale con cui si sta rivestendo, per non avere difetti. Questi sono abbastanza sottili dove la dinamica dell’interfaccia domina la formazione del film, proprio come nei processi di auto-assemblaggio, ed è molto suscettibile di piccoli cambiamenti.”

Per mettere questo in prospettiva, un film da 1 nm può avere da 5 a 8 atomi di spessore. Molti di questi film sono nell’intervallo da 30 a 40 atomi.

“Stendere questo, bagnare la superficie e far aderire il materiale a quella superficie diventa una sfida”, ha detto Lamb. “Un fattore chiave è la pulizia dei materiali. Se hai qualche variazione nel substrato, otterrai un’anomalia o una variazione di spessore localizzata.”

Nuovi scanner EUV
La litografia, l’arte di modellare piccole caratteristiche sui chip, aiuta a consentire la scalabilità dei chip. A 3 nm e oltre, i produttori di chip probabilmente richiederanno una nuova versione della litografia EUV chiamata EUV ad alta apertura numerica (high-NA EUV).

Un’estensione dell’attuale EUV, l’high-NA EUV è ancora in R&D. Mirato per i 3nm nel 2023, lo strumento di dimensioni mastodontiche è complesso e costoso.

L’EUV è importante per diverse ragioni. Per anni, i produttori di chip hanno usato scanner ottici per la litografia a 193nm nel fab. Con l’aiuto del multiple patterning, i produttori di chip hanno esteso la litografia a 193nm fino a 10nm/7nm. Ma a 5nm, le attuali tecnologie litografiche si esauriscono.

È qui che entra in gioco EUV. EUV permette ai produttori di chip di modellare le caratteristiche più difficili a 7 nm e oltre. “Usando EUV a 13,5 nm di lunghezza d’onda dovrebbe rendere tutto più facile e più fattibile”, ha detto Aki Fujimura, CEO di D2S.

EUV è stata una tecnologia difficile da sviluppare. Oggi, però, ASML sta spedendo il suo ultimo scanner EUV. Utilizzando una lunghezza d’onda di 13,5 nm con una lente 0,33 NA, il sistema consente risoluzioni di 13 nm con un throughput di 170 wafer all’ora.

A 7 nm, i produttori di chip stanno modellando le piccole caratteristiche utilizzando un approccio di patterning singolo basato su EUV. Il singolo patterning EUV si estenderà fino a circa 30 nm e 28 nm di passo. Al di là di questo, i produttori di chip richiedono un doppio patterning EUV, che è un processo difficile.

“Anche se applichiamo più tecniche di patterning a EUV, la sovrapposizione sarà incredibilmente difficile”, ha detto Doug Guerrero, tecnologo senior di Brewer Science.

Il doppio patterning EUV è ancora un’opzione a 5nm/3nm e oltre se dimostra di essere conveniente. Ma per coprire le loro scommesse, i produttori di chip vogliono high-NA EUV, permettendo loro di continuare con il più semplice approccio single-patterning.

Uno scanner high-NA EUV è complesso, però. Il sistema è dotato di una lente radicale a 0,55 NA capace di risoluzioni di 8 nm. Invece di un design di lente tradizionale, lo strumento ad alta NA userà una lente anamorfica. Questa lente supporta un ingrandimento 8X nella modalità di scansione e 4X nell’altra direzione. Come risultato, la dimensione del campo è ridotta della metà. Così, in alcuni casi, un produttore di chip elaborerebbe un chip su due maschere diverse. Poi, le maschere sono cucite insieme e stampate sul wafer, che è un processo complesso.

Ci sono altri problemi. Le resine per l’high-NA non sono disponibili. Fortunatamente, gli strumenti esistenti della maschera EUV possono essere sfruttati per 3nm e oltre.

L’industria, tuttavia, può richiedere EUV mask blanks con nuovi materiali. Questo, a sua volta, richiede strumenti di deposizione a fascio ionico (IBD) più veloci. “Stiamo lavorando in modo aggressivo con i nostri clienti chiave per rilasciare diverse caratteristiche avanzate all’interno del nostro design di sistema IBD che affronterà i 3nm e oltre”, ha detto Meng Lee, direttore del marketing di prodotto alla Veeco.

Tutto sommato, l’high-NA affronta diverse sfide. “High-NA EUV è ancora diversi anni lontano dal raggiungere capacità di produzione ad alto volume”, ha detto Patrick Ho, un analista di Stifel Nicolaus. “ASML potrebbe iniziare a consegnare sistemi beta nel 2021. Ma come EUV ci ha insegnato, i sistemi beta non significano che la produzione ad alto volume è dietro l’angolo.”

L’elaborazione a livello molecolare
I chip di oggi sono prodotti utilizzando vari strumenti di elaborazione a livello atomico. Una di queste tecnologie, chiamata deposizione di strati atomici (ALD), deposita materiali uno strato alla volta.

Atomic layer etch (ALE), una tecnologia correlata, rimuove materiali mirati su scala atomica. Sia ALD che ALE sono usati nella logica e nella memoria.

L’industria sta anche lavorando su versioni avanzate di ALD e ALE per i nodi sub-3nm. La deposizione selettiva dell’area, una tecnica avanzata di patterning auto-allineato, è una di queste tecnologie. Combinando nuovi prodotti chimici con strumenti ALD o di deposizione di strati molecolari (MLD), la deposizione selettiva comporta un processo di deposito di materiali e film in luoghi esatti. In teoria, la deposizione selettiva può essere usata per depositare metalli su metalli e dielettrici su dielettrici su un dispositivo.

Potenzialmente, potrebbe ridurre il numero di passi di litografia e incisione nel flusso. Ma la deposizione area-selettiva è ancora in R&D in mezzo a una serie di sfide.

Un’altra tecnologia all’orizzonte è l’incisione a strato molecolare (MLE). “ALE è stato in giro dagli anni ’90”, ha detto Angel Yanguas-Gil, scienziato principale dei materiali all’Argonne National Laboratory. “Era basato sul plasma, ma ci sono stati sviluppi per i materiali inorganici che coinvolgono l’incisione a strato atomico isotropo, che è dove siamo oggi. L’incisione a strato molecolare è un’estensione di quella per materiali ibridi organici/inorganici. Per l’industria dei semiconduttori, fornisce un modo di fare la riduzione isotropica dei materiali che potrebbero essere usati come maschere per la litografia.”

Per i chip sviluppati nei bassi nodi a una cifra, uno dei grandi problemi è la crescita selettiva dei dispositivi. Anche la rimozione di materiali specifici è problematica. Così le anomalie che si presentano nei chip possono essere rimosse con qualche tipo di incisione, ma a queste geometrie qualsiasi materiale che viene lasciato su un wafer può causare ulteriori problemi, come un blocco nella maschera.

“L’industria ha guardato ai copolimeri a blocchi come un modo per produrre queste superfici strettamente modellate”, ha detto Yangaus-Gil. Quando si fa l’approccio dei copolimeri a blocchi, si ottengono linee molto belle, ma con un sacco di rugosità”. L’esplorazione di questo processo si basa su precursori ALD. La gente non ha ancora dimostrato che si possono far crescere selettivamente le maschere. Ma se si dovesse scommettere sulla prossima strada da percorrere, probabilmente sarà in quella direzione.”

Praticamente tutti gli sforzi commerciali in passato si sono concentrati sui materiali inorganici, che sono più densi e più sottili dei materiali organici. Ma quando più materiali organici entrano nei processi di produzione, le cose diventano più complesse.

“Ci saranno dei compromessi tra la natura isotropa e il valore di saturazione che si ottiene per il rilascio della maschera, che in questo processo è maggiore in termini di spessore, anche se il materiale è di densità inferiore”, ha detto Yangaus-Gil. “Con MLE, quello che stiamo facendo è rilasciare un legame specifico dalla superficie. Quello che bisogna tenere a mente è quanto sono ordinati i singoli strati e come questo influisce sull’accessibilità al legame a cui si mira nel processo MLE.”

Sfide di controllo del processo
Anche l’ispezione e la metrologia sono importanti. L’ispezione utilizza vari sistemi per trovare i difetti nei chip, mentre la metrologia è l’arte di misurare le strutture.

L’ispezione si divide in due categorie: ottica e a fascio elettronico. Gli strumenti di ispezione ottica sono veloci, ma hanno alcuni limiti di risoluzione. I sistemi di ispezione a fascio elettronico hanno una risoluzione migliore, ma sono più lenti.

Quindi l’industria ha sviluppato sistemi di ispezione a fascio elettronico multiraggio, che in teoria potrebbero trovare i difetti più difficili a velocità maggiori.

ASML ha sviluppato uno strumento di ispezione a fascio elettronico con nove fasci. Tuttavia, i produttori di chip vogliono uno strumento con una moltitudine di fasci per accelerare il processo. Non è chiaro se l’industria spedirà mai questi strumenti. La tecnologia deve ancora affrontare una serie di sfide.

Anche la metrologia deve affrontare alcune sfide. Oggi, i produttori di chip usano vari sistemi, come i CD-SEM, i CD ottici e altri, per misurare le strutture. I CD-SEM prendono misure dall’alto verso il basso. I sistemi CD ottici utilizzano la luce polarizzata per caratterizzare le strutture.

Un decennio fa, molti pensavano che i CD-SEM e gli OCD avrebbero esaurito la loro efficacia. Così l’industria ha accelerato lo sviluppo di diversi nuovi tipi di metrologia, compresa una tecnologia di metrologia a raggi X chiamata critical-dimension small-angle X-ray scattering (CD-SAXS). CD-SAXS utilizza la diffusione a trasmissione ad angolo variabile da un fascio di piccole dimensioni per fornire le misure. I raggi X hanno una lunghezza d’onda inferiore a 0,1 nm.

È una tecnica non distruttiva. “CD-SAXS concettualmente è una misurazione molto semplice. Una sorgente di raggi X invia un fascio focalizzato di raggi X attraverso un campione con una nanostruttura periodica e una telecamera a raggi X prende un’immagine dei raggi X sparsi. La misura viene poi ripetuta per una serie di angoli di incidenza”, ha detto Joseph Kline, un ingegnere dei materiali al NIST. La periodicità si traduce in uno scattering a cristallo singolo simile a quello che si ottiene nella cristallografia delle proteine”. Il modello di scattering può quindi essere risolto inversamente per ottenere la forma media della distribuzione della densità elettronica della struttura periodica. Il calcolo della diffusione è una trasformata di Fourier, quindi è computazionalmente facile per la maggior parte delle strutture. CD-SAXS può risolvere per i CD, il disordine nel CD, e le differenze nella densità di elettroni tra gli strati (che possono essere collegati alla composizione). I principali vantaggi del CD-SAXS rispetto al convenzionale OCD sono che le costanti ottiche sono proprietà atomiche indipendenti dalla dimensione, la piccola lunghezza d’onda dà una risoluzione più alta ed evita molti dei problemi di correlazione dei parametri che l’OCD ha, e il calcolo è molto più semplice. CD-SAXS può anche misurare strutture sepolte e strati otticamente opachi.”

Nel corso degli anni, diverse entità hanno dimostrato risultati promettenti con CD-SAXS. In alcuni casi, però, i raggi X sono generati da un grande anello di sincrotrone in un impianto R&D.

Questo è poco pratico per una fab. Per uno strumento fab, CD-SAXS richiede sorgenti di raggi X compatte. Diverse aziende vendono questi strumenti, soprattutto per R&D. Intel, Samsung, TSMC e altri hanno strumenti CD-SAXS in laboratorio.

Il problema con il CD-SAXS basato su fab è che la fonte di raggi X è limitata e lenta, il che ha un impatto sul rendimento. “CD-SAXS offre profili fenomenali. Poiché penetra attraverso il substrato, si possono vedere strati di materiali diversi”, ha detto Dan Hutcheson, CEO di VLSI Research. “È una tecnologia di tipo scatterometrico come la scatterometria ottica, ma è lenta.”

Anche il costo è un problema. “È probabilmente 5 volte o 10 volte più costoso. Il costo di proprietà è alto rispetto all’ottica”, ha detto Risto Puhakka, presidente di VLSI Research.

Quindi i produttori di chip non dovrebbero inserire CD-SAXS nel flusso di monitoraggio in linea per un po’ di tempo, almeno per la logica. “Di solito prevediamo cinque anni”, ha detto Puhakka.

CD-SAXS sta facendo progressi nella memoria. Oggi, in R&D, i produttori di memoria stanno usando la tecnologia per caratterizzare maschere dure e strutture ad alto rapporto di aspetto.

“Per la memoria, le strutture sono profonde. La dispersione è buona, quindi c’è una chiara tabella di marcia verso ~1 minuto o meno per sito”, ha detto Paul Ryan, direttore del product management di Bruker. “Per la logica, la tecnica è ancora in fase concettuale, e si prevede che ci saranno sfide per l’intensità dei raggi X.”

Fortunatamente, CD-SEM e OCD si sono estesi più di quanto si pensasse e vengono utilizzati oggi. Vengono utilizzati anche altri tipi di metrologia a raggi X. Ma si estenderanno per sempre?

Packaging shifts
Lo scaling IC, il modo tradizionale di far progredire un progetto, si basa sul restringimento di diverse funzioni del chip ad ogni nodo e sul loro impacchettamento su un die monolitico. Ma lo scaling IC sta diventando troppo costoso per molti, e le prestazioni e i benefici di potenza stanno diminuendo ad ogni nodo.

“Da un punto di vista economico, quante aziende possono permettersi il silicio all’avanguardia oggi? Quel numero si sta riducendo”, ha detto Walter Ng, vice presidente della gestione aziendale di UMC. “Per i mercati ad altissime prestazioni, ci sarà sempre questa necessità. Ma nella catena di fornitura, da un punto di vista di volume, l’abisso si sta aprendo nel mezzo. L’avanguardia ha bisogno di 7, 5 e forse 3nm un giorno. Ma tutti gli altri hanno rallentato un po’”.

Mentre lo scaling rimane un’opzione per i nuovi progetti, molti stanno cercando alternative come il packaging avanzato. I chiplet sono un’altra forma di integrazione eterogenea.

Il packaging sta diventando un’opzione più praticabile per diverse ragioni. Per esempio, mentre l’area è critica, in particolare nelle applicazioni AI dove la velocità di un chip dipende da array altamente ridondanti di elementi di elaborazione e acceleratori, i maggiori benefici ad ogni nuovo nodo derivano dai cambiamenti architettonici e dal co-design hardware-software. Ci vuole più tempo per un segnale per viaggiare da un’estremità di un grande chip a un’altra attraverso fili sottili che per viaggiare verticalmente verso un altro die usando un’interfaccia ad alta velocità.

Questo ha spinto le case di imballaggio e le fonderie a migliorare ulteriormente la velocità dei dispositivi confezionati migliorando le connessioni tra i dispositivi, e migliorando la densità dei pacchetti stessi.

La spinta di TSMC a incorporare chiplet all’interno di un pacchetto al front-end-of-the-line (FEOL) è un caso esemplare. La fonderia prevede di usare tecniche avanzate di bonding ibrido per quello che chiama system on integrated chips (SoIC).

Questo sarà ancora più veloce che collegare i chip insieme usando un interpositore di silicio, che oggi è lo stato dell’arte per questo tipo di approccio. Ma gli interpositori di silicio possono anche essere usati come guide d’onda per la fotonica, sia all’interno del pacchetto che tra i pacchetti, il che aggiunge ancora un’altra opzione per questo approccio.

“In questo momento, si vede la fibra all’interno di una server farm, che è il traffico est-ovest”, ha detto Rich Rice, vicepresidente senior dello sviluppo commerciale di ASE. “Stai per vedere i backplane sostituiti. La fibra non passa attraverso un modulo ma direttamente al server, e alla fine al pacchetto su cui si trova lo switch. C’è ancora molta evoluzione da fare, ma vedremo le aziende là fuori cercare di saltare dentro per fare le ultime cose prima piuttosto che poi. Questo accelererà l’applicazione della fotonica. Avrà più larghezza di banda, e diventerà più economico quando cominceremo a vedere più soluzioni ad alto volume.”

Il vantaggio della luce è che richiede meno energia rispetto all’invio di un segnale elettrico su fili di rame. “È ancora una strada nel futuro, ma ci sono aziende che stanno lavorando su interpositori che trasmettono la luce”, ha detto Rice. “Dopo di che, è possibile interfacciarsi con il chip con quello, ed è solo una questione di ottenere quei segnali di luce nel lato del pacchetto.”

Questo è più facile a dirsi che a farsi, naturalmente. I segnali ottici andranno alla deriva con l’aumentare del calore, quindi i filtri devono essere calibrati per tenere conto di questa deriva. Inoltre, possono essere interrotti dalla rugosità delle pareti laterali delle guide d’onda. D’altra parte, il packaging con la luce non è più solo un lontano progetto di ricerca.

Ci sono altri vantaggi nel packaging avanzato. I circuiti analogici possono essere sviluppati a qualsiasi nodo sia ideale, e possono essere riutilizzati ripetutamente senza preoccuparsi di rimpicciolire quei dispositivi.

Inoltre, l’industria continua a fare miglioramenti nel packaging per i semiconduttori di potenza. Nel carburo di silicio (SiC), per esempio, i fornitori integrano i MOSFET di potenza SiC e altri componenti in un modulo di potenza. Il SiC stesso ha un campo di ripartizione più alto e una maggiore conducibilità termica rispetto al silicio.

“Quello su cui noi e altri stiamo lavorando è come ottimizzare quel modulo per trarre pieno vantaggio dal carburo di silicio. Devi sapere cosa stai facendo con un modulo di potenza”, ha detto John Palmour, CTO di Cree, in una recente intervista. “Il carburo di silicio cambia così velocemente rispetto al silicio. Ci sono un sacco di cose da fare all’interno del pacchetto per ottenere effettivamente le prestazioni da esso. In altre parole, se si utilizzano i design standard dei moduli di potenza che sono utilizzati per il silicio, si otterrà solo circa la metà delle prestazioni che si hanno diritto di ottenere con SiC.”

Conclusione
La migrazione a 3nm avverrà, anche se potrebbe richiedere più tempo del previsto. Lo stesso vale per i 2nm.

Oltre a questo, non è chiaro cosa succederà a 1nm. I CFET potrebbero essere la strada da seguire. D’altra parte, lo scaling dei chip potrebbe finire, o potrebbe essere limitato a piccoli chip ad alte prestazioni, altamente specifici o a chiplet che richiedono una densità estremamente elevata.

Nel prossimo termine, però, c’è spazio per più tecnologie perché nessuna singola tecnologia può gestire tutte le applicazioni.