Fremstilling af chips på 3nm og længere end 3nm

Udvalgte støberier er begyndt at sætte gang i deres nye 5nm-processer med 3nm i R&D. Det store spørgsmål er, hvad der kommer derefter.

Arbejdet er godt i gang med 2nm-knuden og derefter, men der er mange udfordringer samt en vis usikkerhed i horisonten. Der er allerede tegn på, at støberierne ifølge analytikere har skubbet deres 3nm-produktionsplaner med et par måneder på grund af forskellige tekniske problemer og det uforudsete pandemiske udbrud. COVID-19 har bremset fremdriften og påvirket salget i IC-industrien.

Dette vil sandsynligvis igen skubbe køreplanerne ud over 3nm tilbage. Ikke desto mindre har det nuværende klima ikke stoppet halvlederindustrien. I dag kører foundries og hukommelsesproducenter med relativt høje fabriksudnyttelsesgrader.

Bag kulisserne fortsætter foundries og deres kunder i mellemtiden med at udvikle deres 3nm- og 2nm-teknologier, som nu er planlagt til henholdsvis ca. 2022 og 2024. Der arbejdes også på 1nm og derefter, men det er stadig langt væk.

Med udgangspunkt i 3nm håber industrien at kunne foretage overgangen fra de nuværende finFET-transistorer til gate-all-around FET’er. Ved 2 nm og måske derefter ser industrien på nuværende og nye versioner af gate-all-around-transistorer.

På disse knudepunkter vil chipproducenterne sandsynligvis få brug for nyt udstyr, f.eks. den næste version af ekstrem ultraviolet (EUV)-litografi. Nye teknologier til udfældning, ætsning og inspektion/metrologi er også på vej.

Nødvendigt at sige, at design- og fremstillingsomkostningerne er astronomiske her. Designomkostningerne for en 3nm-chip er 650 millioner dollars, sammenlignet med 436,3 millioner dollars for en 5nm-enhed og 222,3 millioner dollars for 7nm, ifølge IBS. Ud over disse knudepunkter er det for tidligt at sige, hvor meget en chip vil koste.

Det er ikke alle designs, der kræver avancerede knudepunkter. Faktisk får de stigende omkostninger mange til at undersøge andre muligheder, f.eks. avanceret emballage. En måde at få fordelene ved skalering er ved at sætte avancerede chips i en pakke.

Semiconductor Engineering har taget et kig på, hvad der er på vej med hensyn til de næste transistorer, fab-værktøjer, materialer, emballering og fotonik.

Nye transistorer og materialer
Transistorer, en af de vigtigste byggesten i chips, leverer koblingsfunktionerne i enheder. I årtier har chips baseret på planartransistorer været de mest avancerede enheder på markedet.

Til 20 nm ramte planartransistorer muren. Som reaktion herpå gik Intel i 2011 over til finFET’er på 22nm, efterfulgt af støberierne på 16nm/14nm. I finFET’er opnås styringen af strømmen ved at implementere en gate på hver af de tre sider af en finne.

Med finFET’er har chipproducenterne fortsat med den traditionelle chipskalering. Men finFETs forventes at løbe tør for damp, når finnebredden når 5 nm, hvilket vil ske et sted omkring 3 nm-knuden. Så ved 3nm håber udvalgte støberier i 2022 at kunne overgå til en næste generation af transistorer kaldet nanosheet FET’er. En nanosheet FET falder ind under en kategori, der kaldes gate-all-around FET’er.

En nanosheet FET er en udvidelse af en finFET. Det er en finFET på sin side med en gate viklet rundt om den. Nanosheets vises ved 3 nm og kan strække sig til 2 nm eller længere.

Figur 1: Planære transistorer vs. finFETs vs. nanosheet FET. Kilde: Der er andre muligheder på bordet, som også falder ind under kategorien gate-all-around. For eksempel er Imec ved at udvikle en forksheet FET til 2nm. I forksheet FET’er er både nFET og pFET integreret i den samme struktur. En dielektrisk væg adskiller nFET’en og pFET’en. Dette adskiller sig fra de eksisterende gate-all-around FET’er, som anvender forskellige enheder til nFET’erne og pFET’erne.

Forksheet FET’er giver mulighed for en tættere n-to-p afstand og en reduktion af arealskalering. Imecs 2nm forksheet har en 42nm kontaktet gate pitch (CPP) og en 16nm metal pitch. Til sammenligning har nanosheets en CPP på 45 nm og en metalafstand på 30 nm.

Komplementære FET’er (CFET’er), en anden type gate-all-around-enhed, er også en mulighed ved 2 nm og måske længere end det. CFET’er består af to separate nanotråds-FET’er (p-type og n-type). Grundlæggende er nanotråden af p-typen stablet oven på en nanotråd af n-typen.

“Konceptet for CFET består i at “folde” nFET’en på pFET-enheden, hvilket eliminerer flaskehalsen for n-to-p-separationen og som følge heraf reducerer cellens aktive areal med en faktor to”, sagde Julien Ryckaert, programdirektør hos Imec, i en nylig artikel.

CFET’er er lovende. “Når folk ser på gate-all-around-teknologier og specifikt stablede komplementære nanotråde (CFET’er) og lignende teknologier, ser de disse muliggørende teknologier som værende et vendepunkt mod 3nm, 2nm og 1nm logisk skalering,” siger David Fried, vicepræsident for computational products hos Lam Research/Coventor. “Folk er i gang med at gennemgå den stablede nanotråds landskabsbane sammen med de næste skridt til at muliggøre denne overgang. Dette er, hvad folk tænker, der kan være efter 3 nm. Jeg ved ikke, om der er nogen, der definerer noderne i det område, men disse teknologier kan muliggøre den næste skaleringsbane på 3 nm og længere.”

CFET’er og beslægtede transistorer har dog nogle udfordringer. “Problemerne er de termiske processer”, sagde Jeffrey Smith, seniormedlem af den tekniske stab hos TEL. “Man er nødt til at lægge en masse metaller ned før højtemperaturprocesserne. Så man er nødt til at identificere de maksimale termiske grænser for de barrieremetaller, der er nødvendige mellem kontakten og forbindelsen i CFET’en.”

Samlet set vil CFET’erne kræve tid at udvikle, fordi der i dag er meget lidt viden om silicium at trække på, og der er mange problemer, der skal løses. “CFET er lovende, men det er stadig tidligt”, sagde Handel Jones, administrerende direktør for IBS. “Et stort problem er, at selv om gate-strukturerne er forbedret, er vi nødt til at forbedre MOL og BEOL. Ellers er ydelsesforbedringerne begrænsede.”

Fremstilling af chips på 2nm/1nm giver anledning til en hel række nye problemer, og der vil være behov for nye teknikker og nyt udstyr på tværs af en række forskellige trin. Dette er tydeligt i de tynde film, der påføres under fremstillingen.

“Når man begynder at komme ned til lag, der er mindre end 5 nm tykke i spin-coat-aflejringer, er man modtagelig over for små variationer i overfladeenergi,” siger James Lamb, Corporate Technical Fellow hos Brewer Science. “Det kan skyldes dit substrat, eller det kan skyldes dit materiale. Så du skal virkelig være perfekt med hensyn til din befugtning og substratoverfladen, som du belægger, samt det materiale, du belægger med, for ikke at få nogen defekter. Disse er tynde nok til, at grænsefladedynamikken dominerer filmdannelsen ligesom i selvmonteringsprocesser, og den er meget modtagelig over for mindre ændringer.”

For at sætte dette i perspektiv kan en film på 1 nm have en tykkelse på 5 til 8 atomer. Mange af disse film har en størrelse på 30 til 40 atomer.

“Det bliver en udfordring at lægge det ned, fugte overfladen og få materialet til at klæbe til overfladen”, sagde Lamb. “En vigtig drivkraft er materialernes renhed. Hvis der er nogen som helst variation i substratet, vil du få en anomali eller en lokaliseret tykkelsesvariation.”

Nye EUV-scannere
Litografi, kunsten at mønstre bittesmå funktioner på chips, er med til at muliggøre chipskalering. Ved 3 nm og derover vil chipproducenterne sandsynligvis have brug for en ny version af EUV-litografi kaldet high-numerical aperture EUV (high-NA EUV).

High-NA EUV, som er en udvidelse af dagens EUV, er stadig i R&D. Dette værktøj i mammutstørrelse, der er planlagt til 3nm i 2023, er komplekst og dyrt.

EUV er vigtigt af flere grunde. I årevis har chipproducenter brugt optisk baserede 193nm litografiscannere i fabrikken. Ved hjælp af multiple patterning har chipproducenterne udvidet 193nm-litografi ned til 10nm/7nm. Men ved 5nm løber de nuværende litografiske teknologier tør for damp.

Det er her, EUV kommer ind i billedet. EUV gør det muligt for chipproducenter at mønstre de vanskeligste funktioner på 7nm og derover. “Brug af EUV ved 13,5 nm bølgelængder skulle gøre det nemmere og mere levedygtigt”, siger Aki Fujimura, administrerende direktør for D2S.

EUV har været en vanskelig teknologi at udvikle. I dag leverer ASML imidlertid sin nyeste EUV-scanner. Ved hjælp af en 13,5 nm bølgelængde med en 0,33 NA-linse muliggør systemet 13 nm opløsninger med en gennemløbskapacitet på 170 wafers i timen.

Til 7 nm mønsterer chipproducenter de små funktioner ved hjælp af en EUV-baseret enkeltmønstertilgang. Enkeltmønstering EUV vil blive udvidet til ca. 30nm til 28nm pitchs. Ud over det kræver chipproducenter EUV-dobbeltmønstering, hvilket er en vanskelig proces.

“Selv hvis vi anvender flere mønsteringsteknikker til EUV, vil overlay være utroligt vanskeligt,” siger Doug Guerrero, seniorteknolog hos Brewer Science.

Dobbeltmønstering EUV er stadig en mulighed ved 5nm/3nm og længere, hvis det viser sig at være omkostningseffektivt. Men for at afdække deres indsatser ønsker chipproducenterne EUV med høj-NA, så de kan fortsætte med den enklere enkeltmønstertilgang.

En EUV-scanner med høj-NA er dog kompleks. Systemet er udstyret med en radikal 0,55 NA-linse, der er i stand til at opnå 8 nm opløsninger. I stedet for et traditionelt linsedesign vil værktøjet med høj-NA bruge en anamorphisk linse. Denne linse understøtter 8X forstørrelse i scanningstilstand og 4X i den anden retning. Som følge heraf er feltstørrelsen reduceret med halvdelen. Så i nogle tilfælde vil en chipproducent behandle en chip på to forskellige masker. Derefter bliver maskerne syet sammen og trykt på waferen, hvilket er en kompleks proces.

Der er andre problemer. Resisterne til high-NA er ikke tilgængelige. Heldigvis kan de eksisterende EUV-maskeværktøjer udnyttes til 3nm og derover.

Industrien kan dog kræve EUV-maskeblanketter med nye materialer. Dette kræver igen hurtigere maskeblanket-værktøjer til ionstråleudfældning (IBD). “Vi arbejder aggressivt sammen med vores nøglekunder om at frigive flere avancerede funktioner inden for vores IBD-systemdesign, der vil tage højde for 3nm og længere”, siger Meng Lee, direktør for produktmarketing hos Veeco.

Samlet set står high-NA over for flere udfordringer. “High-NA EUV er stadig flere år væk fra at nå højvolumenproduktionskapaciteter,” sagde Patrick Ho, analytiker hos Stifel Nicolaus. “ASML kan begynde at levere beta-systemer i 2021. Men som EUV har lært os, betyder beta-systemer ikke, at produktion i store mængder er lige rundt om hjørnet.”

Molekylær behandling på molekylært niveau
I dag produceres chips ved hjælp af forskellige værktøjer til behandling på atomart niveau. En af disse teknologier, kaldet atomic layer deposition (ALD), deponerer materialer et lag ad gangen.

Atomic layer etch (ALE), en beslægtet teknologi, fjerner målrettede materialer på atomar skala. Både ALD og ALE anvendes til logik og hukommelse.

Industrien arbejder også på avancerede versioner af ALD og ALE til sub-3nm-noderne. Area-selective deposition, en avanceret selvjusteret mønsterteknik, er en af disse teknologier. Ved at kombinere nye kemier med ALD- eller MLD-værktøjer (molekylær lagudfældning) indebærer selektiv udfældning en proces, hvor materialer og film udfældes på nøjagtige steder. I teorien kan selektiv udfældning bruges til at deponere metaller på metaller og dielektriske stoffer på dielektriske stoffer på en enhed.

Potentielt set kan det reducere antallet af litografi- og ætsetrin i flowet. Men område-selektiv udfældning er stadig i R&D midt i en række udfordringer.

En anden teknologi i horisonten er molekylær lagætsning (MLE). “ALE har eksisteret siden 1990’erne”, sagde Angel Yanguas-Gil, ledende materialeforsker ved Argonne National Laboratory. “Den var plasmabaseret, men der har været udviklinger for uorganiske materialer, der involverer isotropisk atomar lagætsning, hvilket er der, hvor vi er i dag. Molekylær lagætsning er en udvidelse af dette til hybride organiske/inorganiske materialer. For halvlederindustrien giver det en måde at lave isotropisk reduktion af materialer, der kan bruges som masker til litografi.”

For chips, der udvikles i de lave encifrede knudepunkter, er et af de store problemer den selektive vækst af enheder. Det er også problematisk at fjerne specifikke materialer. Så anomalier, der viser sig i chips, kan fjernes med en form for ætsning, men ved disse geometrier kan ethvert materiale, der er tilbage på en wafer, forårsage yderligere problemer, f.eks. en blokering i masken.

“Industrien har kigget på blokcopolymerer som en måde at fremstille disse tæt mønstrede overflader på”, siger Yangaus-Gil. “Når man anvender blokcopolymermetoden, får man meget flotte linjer, men de kommer med en masse ujævnheder. Udforskningen af denne proces er afhængig af ALD-prækursorer. Folk har endnu ikke vist, at man kan dyrke masker selektivt. Men hvis man skulle satse på den næste vej at gå, vil det sandsynligvis være i den retning.”

Næsten alle de kommercielle bestræbelser i fortiden har fokuseret på uorganiske materialer, som er tættere og tyndere end organiske materialer. Men efterhånden som flere organiske materialer kommer ind i fremstillingsprocesserne, bliver tingene mere komplekse.

“Der vil være afvejninger mellem den isotrope natur og den mætningsværdi, man får for maskefrigivelsen, som i denne proces er højere med hensyn til tykkelse, selv om materialet har en lavere tæthed,” sagde Yangaus-Gil. “Med MLE frigør vi en specifik binding fra overfladen. Man skal huske på, hvor ordnede de enkelte lag er, og hvordan det påvirker adgangen til den binding, man sigter mod i MLE-processen.”

Processtyringsudfordringer
Inspektion og metrologi er også vigtige. Ved inspektion anvendes forskellige systemer til at finde defekter i chips, mens metrologi er kunsten at måle strukturer.

Inspektion er opdelt i to kategorier – optisk og e-stråle. Optiske inspektionsværktøjer er hurtige, men de har visse opløsningsgrænser. E-beam-inspektionssystemer har bedre opløsning, men de er langsommere.

Så industrien har udviklet e-beam-inspektionssystemer med flere stråler, som i teorien kan finde de vanskeligste defekter ved højere hastigheder.

ASML har udviklet et e-beam-inspektionsværktøj med ni stråler. Chipproducenterne ønsker imidlertid et værktøj med et væld af bjælker for at fremskynde processen. Det er uklart, om industrien nogensinde vil levere disse værktøjer. Teknologien står stadig over for en række udfordringer.

Metrologien står også over for nogle udfordringer. I dag bruger chipproducenter forskellige systemer, såsom CD-SEM’er, optiske CD’er og andre, til at måle strukturer. CD-SEM’er foretager top-down-målinger. Optiske CD-systemer bruger polariseret lys til at karakterisere strukturer.

For ti år siden troede mange, at CD-SEM’er og OCD ville løbe tør for damp. Industrien fremskyndede derfor udviklingen af flere nye metrologityper, herunder en røntgenmetrologiteknologi kaldet CD-SAXS (critical-dimension small-angle X-ray scattering). CD-SAXS anvender transmissionsspredning med variabel vinkel fra en lille strålestørrelse til at foretage målingerne. Røntgenstrålerne har en bølgelængde på mindre end 0,1 nm.

Det er en ikke-destruktiv teknik. “CD-SAXS er konceptuelt set en meget enkel måling. En røntgenkilde sender en fokuseret stråle af røntgenstråler gennem en prøve med en periodisk nanostruktur, og et røntgenkamera tager et billede af de spredte røntgenstråler. Målingen gentages derefter for en række indfaldsvinkler”, siger Joseph Kline, der er materialeingeniør ved NIST. “Periodiciteten resulterer i enkeltkrystalspredning svarende til det, man opnår i proteinkrystallografi. Spredningsmønsteret kan derefter løses omvendt for at få den gennemsnitlige form af elektrontæthedsfordelingen i den periodiske struktur. Beregningen af spredningen er en Fouriertransformation, så den er beregningsmæssigt let for de fleste strukturer. CD-SAXS kan løse problemer med CD’er, uorden i CD’en og forskelle i elektrontætheden mellem lagene (som kan relateres til sammensætningen). De vigtigste fordele ved CD-SAXS i forhold til konventionel OCD er, at de optiske konstanter er atomare egenskaber, der er uafhængige af størrelsen, at den lille bølgelængde giver en højere opløsning og undgår mange af de problemer med parameterkorrelation, som OCD har, og at beregningen er meget enklere. CD-SAXS kan også måle begravede strukturer og optisk uigennemsigtige lag.”

Igennem årene har flere enheder demonstreret lovende resultater med CD-SAXS. I nogle tilfælde genereres røntgenstrålerne imidlertid af en stor synkrotronlagringsring på et R&D-anlæg.

Dette er upraktisk for en fabrik. For et fab-værktøj kræver CD-SAXS kompakte røntgenkilder. Flere virksomheder sælger disse værktøjer, hovedsagelig til R&D. Intel, Samsung, TSMC og andre har CD-SAXS-værktøjer i laboratoriet.

Problemet med fab-baseret CD-SAXS er, at røntgenkilden er begrænset og langsom, hvilket påvirker gennemstrømningen. “CD-SAXS giver dig fænomenale profiler. Fordi det trænger igennem substratet, kan man se lag af forskellige materialer,” siger Dan Hutcheson, administrerende direktør for VLSI Research. “Det er en teknologi af scatterometri-typen ligesom optisk scatterometri, men den er langsom.”

Kost er også et problem. “Det er sandsynligvis 5X eller 10X dyrere. Ejeromkostningerne er høje sammenlignet med optiske”, siger Risto Puhakka, formand for VLSI Research.

Så chipproducenter forventes ikke at indsætte CD-SAXS i in-line-overvågningsflowet i et stykke tid, i det mindste ikke for logik. “Vi forventer typisk fem år frem i tiden,” sagde Puhakka.

CD-SAXS gør fremskridt inden for hukommelse. I dag bruger hukommelsesproducenter i R&D teknologien til at karakterisere hårde masker og strukturer med højt spektforhold.

“For hukommelse er strukturerne dybe. Spredningen er god, så der er en klar køreplan til ~1 minut eller mindre pr. sted”, sagde Paul Ryan, direktør for produktstyring hos Bruker. “For logik er teknikken stadig i konceptfasen, og der forventes at være udfordringer med hensyn til røntgenintensiteten.”

Turligvis er CD-SEM og OCD blevet udvidet længere end tidligere antaget og anvendes i dag. Andre typer røntgenmetrologi anvendes også. Men vil de strække sig til evig tid?

Pakningsskift
IC-skaleringen, den traditionelle måde at fremme et design på, er baseret på at skrumpe forskellige chipfunktioner ved hver knude og pakke dem på en monolitisk die. Men IC-skaleringen er ved at blive for dyr for mange, og ydelses- og strømfordelene mindskes for hver knude.

“Hvor mange virksomheder har ud fra et økonomisk synspunkt råd til at købe silicium i den yderste kant nu om dage? Det antal er faldende,” siger Walter Ng, vice president of business management hos UMC. “For de meget, meget højtydende markeder vil der altid være behov for det. Men i forsyningskæden, set ud fra et volumemæssigt synspunkt, er der ved at åbne sig en kløft i midten. De meget førende virksomheder har brug for 7, 5 og måske 3nm en dag. Men alle andre har sat farten en del ned.”

Mens skalering fortsat er en mulighed for nye designs, søger mange efter alternativer som f.eks. avanceret indpakning. Chiplets er en anden form for heterogen integration.

Pakning er ved at blive en mere levedygtig mulighed af flere årsager. Selv om arealet er kritisk, især i AI-applikationer, hvor en chips hastighed afhænger af stærkt redundante arrays af behandlingselementer og acceleratorer, stammer de største fordele ved hver ny knudepunkt f.eks. fra arkitektoniske ændringer og hardware-software-sam-design. Det tager længere tid for et signal at bevæge sig fra den ene ende af en stor chip til den anden over tynde ledninger end at bevæge sig vertikalt til en anden chip ved hjælp af en højhastighedsgrænseflade.

Dette har fået emballagevirksomheder og støberier til yderligere at forbedre hastigheden på pakkede enheder ved at forbedre forbindelserne mellem enhederne og forbedre tætheden af selve pakkerne.

TSMC’s fremstød for at indlejre chiplets i en pakke ved front-end-of-the-line (FEOL) er et eksempel herpå. Støberiet planlægger at anvende avancerede hybrid bonding-teknikker til det, som det kalder system on integrated chips (SoIC).

Det vil være endnu hurtigere end at forbinde chips sammen ved hjælp af en siliciuminterposer, som i dag er state-of-the-art for denne type tilgang. Men siliciuminterposers kan også bruges som bølgeledere til fotonik, både inden for og mellem pakker, hvilket giver endnu en mulighed for denne tilgang.

“Lige nu ser man fiber inden for en serverfarm, hvilket er øst-vest-trafik,” siger Rich Rice, senior vice president for forretningsudvikling hos ASE. “Du kommer til at se backplanes erstattet. Fiberen går ikke gennem et modul, men direkte til serveren og til sidst til den pakke, som switchen sidder på. Der er stadig en lang udviklingsproces tilbage, men vi vil se virksomheder derude forsøge at hoppe ind og lave de nyeste ting snarere før end senere. Det vil fremskynde anvendelsen af fotonik. Den vil have større båndbredde, og den vil blive billigere, efterhånden som vi begynder at se flere løsninger i store mængder.”

Fordelen ved lys er, at det kræver mindre strøm end at sende et elektrisk signal via kobberkabler. “Det er stadig et stykke ude i fremtiden, men der er virksomheder, der arbejder på interposers, der transmitterer lys,” sagde Rice. “Herefter kan man så lave en grænseflade til chippen med det, og så er det bare et spørgsmål om at få disse lyssignaler ind på siden af pakken.”

Det er selvfølgelig lettere sagt end gjort. Optiske signaler vil afvige i takt med at varmen stiger, så filtrene skal kalibreres for at tage højde for denne afvigelse. Desuden kan de blive afbrudt af sidevæggenes ruhed i bølgelederne. På den anden side er emballering med lys ikke længere blot et fjernt forskningsprojekt.

Der er andre fordele ved avanceret emballering. Analoge kredsløb kan udvikles på den node, der er ideel, og de kan genbruges gentagne gange uden at skulle bekymre sig om at skrumpe disse enheder.

Dertil kommer, at industrien fortsætter med at foretage forbedringer i emballagen til effekthalvledere. I siliciumcarbid (SiC) integrerer leverandørerne f.eks. SiC power MOSFET’er og andre komponenter i et powermodul. SiC har i sig selv et højere nedbrydningsfelt og en højere termisk ledningsevne end silicium.

“Det, som vi og andre arbejder på, er, hvordan vi kan optimere dette modul for at udnytte siliciumcarbid fuldt ud. Man skal vide, hvad man laver med et powermodul,” sagde John Palmour, CTO hos Cree, i et interview for nylig. “Siliciumcarbid skifter så hurtigt i forhold til silicium. Der er en masse ting, man skal gøre i pakken for at få ydelsen ud af den. Med andre ord, hvis du bruger standard power module designs, der bruges til silicium, får du kun omkring halvdelen af den ydelse, du er berettiget til med SiC.”

Slutning
Migrationen til 3nm vil ske, selv om det måske tager længere tid end forventet. Det samme gælder for 2nm.

Der ud over er det uklart, hvad der vil ske på 1nm. CFET’er er måske vejen at gå. På den anden side kan det være, at chipskalering ophører, eller den kan være begrænset til små højtydende, meget specifikke chips eller chiplets, der kræver ekstremt høj tæthed.

På kort sigt er der dog plads til flere teknologier, fordi ingen enkelt teknologi kan håndtere alle applikationer.