Les fonderies inondent le marché de nouveaux nœuds et de différentes options de processus aux nœuds existants, semant la confusion et créant une variété de défis pour les fabricants de puces.
Il existe des processus de nœuds complets, tels que 10nm et 7nm, avec 5nm et 3nm en R&D. Mais il y a aussi un nombre croissant de demi-nœuds ou « node-lets » qui sont introduits, notamment 12nm, 11nm, 8nm, 6nm et 4nm.
Les node-lets sont des dérivés des procédés à nœuds complets. Par exemple, 12nm et 11nm sont des versions légèrement plus avancées de 16nm/14nm. Et 8nm et 6nm tombent dans la même catégorie que 7nm.
Cela devient encore moins intuitif car les noms de nœuds ne reflètent pas les dimensions physiques réelles des spécifications des transistors, comme c’était le cas dans le passé. En fait, certains fabricants de puces vantent les noms de nœuds pour montrer leur position de leader dans la course aux processus. En réalité, cependant, ce sont des nombres arbitraires, et de nombreux initiés de l’industrie les caractérisent comme de simples termes de marketing.
Comprendre les nombres de nœuds est la partie facile. Pour les clients des fonderies, le défi consiste à décider quel processus utiliser pour une conception et s’il apporte une quelconque valeur. Les clients ne peuvent pas se permettre de développer une nouvelle puce pour chaque nœud dans un contexte de hausse des coûts de conception des circuits intégrés. « Il faut donc établir des priorités et choisir », a déclaré Wally Rhines, président et directeur général de Mentor, une entreprise de Siemens. « Vous devez comprendre vos besoins et vous devez comprendre les capacités (de la fonderie). »
Pour les fonderies, le défi est de faire monter en puissance tous ces nouveaux processus. Prévus pour une production à haut volume en 2018, les nouveaux processus de 10 nm et 7 nm sont basés sur des versions mises à l’échelle et plus complexes des transistors finFET actuels de 16 nm/14 nm. Dans les finFET, le contrôle du courant est réalisé en mettant en œuvre une grille sur chacun des trois côtés d’une ailette.
Fig. 1 : FinFET vs planaire. Source : Lam Research
La première version de 10nm/7nm utilisera la lithographie optique et le patterning multiple, ce qui introduit plus de couches de masques et des tailles de caractéristiques plus petites dans le mélange. Il est plus difficile de trouver les défauts. Et la variation entre les différents équipements de fabrication devient gênante à 10nm/7nm.
Il est clair que l’industrie est confrontée à certains défis. « L’utilisation de la production de fonderie de 7nm pourrait être décevante », a déclaré Samuel Wang, analyste chez Gartner. « Ma raison est que le taux de réussite du premier silicium des puces 7nm par les concepteurs sera beaucoup plus faible que les nœuds précédents. Les coûts de conception élevés, la complexité de la conception et les exigences de collaboration approfondie avec les partenaires peuvent empêcher la conception des SoC 7nm de devenir des succès de premier silicium en un seul coup. »
Au fil du temps, les fabricants de puces devraient aplanir les problèmes. Ensuite, pour simplifier le processus, les fournisseurs espèrent insérer la lithographie à ultraviolets extrêmes (EUV) dans la deuxième phase du 7nm et/ou à 5nm. Cependant, l’EUV présente encore plusieurs défis.
Les FinFETs devraient évoluer jusqu’à 5nm. Au-delà, les fabricants de puces travaillent sur divers types de transistors de nouvelle génération. Les clients évaluent également d’autres options, telles que l’emballage avancé.
Tout compte fait, la cadence du processus de nœud complet s’étend du cycle traditionnel de 2 ans à entre 2,5 et 3 ans. Néanmoins, avec les nœuds complets et les nœuds-levées, l’industrie est sous pression pour fournir des technologies plus nombreuses et complexes à un rythme plus rapide. « Vous avez des nœuds et des inter-nœuds. Cela n’a pas d’importance », a déclaré Prabu Raja, vice-président senior du groupe des produits semi-conducteurs chez Applied Materials. « Nous sommes dans une ligne de temps accélérée. Les clients nous poussent chaque année avec tous ces changements. »
Que sont les nœuds ?
Une puce est constituée de transistors et d’interconnexions. Les transistors servent de commutateurs. Les interconnexions, qui résident sur le dessus du transistor, sont constituées de minuscules schémas de câblage en cuivre qui transfèrent les signaux électriques d’un transistor à l’autre.
Fig. 2 : Image de puce avec front-end et back-end. Source : Wikipédia
Les puces comportent 10 à 15 couches d’interconnexions en cuivre. Généralement, la deuxième couche métallique, appelée métal deux (M2), présente le pas le plus serré. « Historiquement, le nom d’un nœud technologique était basé sur une fraction du pas le plus serré utilisé, généralement le pas routé le plus fin (en M2) », a déclaré Andy Wei, analyste chez TechInsights, dans une présentation.
À chaque nœud, les fabricants de puces ont échelonné les spécifications des transistors par 0,7X. En utilisant des techniques de lithographie pour réduire les dimensions des transistors, l’industrie a fourni une augmentation des performances de 15 % à chaque nœud, plus une réduction des coûts de 35 %, un gain de surface de 50 % et une réduction de la puissance de 40 %. La formule a fonctionné puisque les fabricants de puces ont fait défiler les différents nœuds de processus avec des désignations numériques en nanomètres, comme 90nm, 65nm, 45nm et ainsi de suite.
Les choses ont cependant commencé à s’effondrer après le 28nm. Intel continue de suivre la tendance de mise à l’échelle de 0,7X. Mais à 16nm/14nm, d’autres ont dévié de l’équation traditionnelle et ont assoupli le pas du métal. « Les noms de nœuds avaient autrefois un sens. Ils avaient l’habitude d’être épinglés à des pas de métal « , a déclaré Wei. « À un certain moment, nous avons commencé à nous éloigner du pitch, en nous concentrant davantage sur le prochain nœud et les fonctionnalités. »
Donc, les noms de nœuds et les spécifications ne correspondaient pas au pitch M2, et ils ne correspondaient pas d’un fournisseur à l’autre. Dans l’ensemble, les noms de nœuds d’aujourd’hui sont « plus comme un numéro basé sur le marketing », a-t-il dit. « Chaque nœud, bien sûr, est une amélioration du nœud précédent. »
Plus important encore, il est devenu plus difficile de mettre à l’échelle les spécifications des transistors après 28nm. La lithographie a fourni les réductions pour certaines spécifications, mais pas toutes.
Donc, le coût par transistor – une mesure clé de la mise à l’échelle – n’a plus évolué selon une courbe linéaire descendante abrupte. « Si nous lions les choses aux emplacements réels, nous sortons de cette ligne ici. Si nous appelons le nom du nœud par le pas du métal divisé par le facteur réel, cela s’aplatit vraiment et ne suit pas vraiment nos attentes dans ce que nous sommes censés mettre à l’échelle « , a-t-il déclaré.
En outre, moins de clients de fonderie pouvaient se permettre de passer à des nœuds avancés dans un contexte d’escalade des coûts de conception. Le coût moyen de conception d’un circuit intégré pour une puce de 16nm/14nm est de 80 millions de dollars, contre 30 millions de dollars pour un dispositif planaire de 28nm, selon Gartner. Il en coûte 271 millions de dollars pour concevoir une puce de 7nm, selon Gartner.
Le passage aux finFETs à 16nm/14nm est devenu prohibitif pour de nombreux clients. « Si les clients n’ont pas besoin des performances des finFETs, ils n’y pensent même pas parce que c’est une augmentation significative des coûts », a déclaré Walter Ng, vice-président des ventes américaines chez UMC. « Nous voyons encore beaucoup de clients qui se concentrent sur le 28nm. Nous voyons encore moins de clients qui regardent les finFETs.
Pas toutes les applications nécessitent des nœuds de pointe. « Si vous regardez l’automobile ou l’IoT, beaucoup de ces clients ne peuvent pas se permettre des nœuds de bleeding-edge. Une grande partie de l’automobile n’est certainement pas à la pointe de l’innovation « , a déclaré Ng.
Il y a des clients de la fonderie qui peuvent se permettre les coûts de conception aux nœuds avancés. Ils ont besoin des derniers processus pour les applications traditionnelles comme les smartphones.
Les nouveaux moteurs sont l’IA, l’apprentissage automatique et même les crypto-monnaies. « Le monde explose avec les applications d’apprentissage profond, où la formation nécessite une puissance de calcul massive, généralement accélérée par les GPU et les processeurs à usage spécifique », a déclaré Aki Fujimura, directeur général de D2S. « Ce seul besoin va augmenter la demande mondiale en matière de calcul haute performance. Donc oui, il est absolument nécessaire de passer à 7 nm et au-delà. L’accélération GPU, en particulier, est formidable pour la simulation, le traitement d’images et l’apprentissage profond. Pour tous ces objectifs, nous sommes loin d’avoir assez de puissance de calcul pour faire tout ce que nous voulons faire. »
Pour y parvenir, l’industrie des semi-conducteurs ne peut pas se permettre de s’arrêter – ou même de ralentir – ce qui explique pourquoi les fabricants de puces continuent de trouver de nouvelles façons de propulser la mise à l’échelle des puces. Nombre d’entre elles relèvent d’une vaste catégorie appelée « over-scaling ». Intel l’appelle « hyper-scaling ».
Par exemple, à partir de 22nm/20nm, les fabricants de puces ont commencé à utiliser la lithographie par immersion à 193nm ainsi que diverses techniques de patterning multiple. Visant à réduire le pas au-delà de 40nm, le multiple patterning implique un processus d’utilisation de plusieurs étapes de lithographie, de gravure et de dépôt dans la fab.
Dans le même temps, les structures sont passées du planaire au 3D. Le finFET en est le meilleur exemple. Ensuite, vous avez la porte sur le contact et d’autres. Cela change à son tour le mélange d’intégration des matériaux. « Lorsque vous envisagez de passer à la verticale, il y a beaucoup de nouveaux matériaux. Comment les déposer ? Comment les enlever ? Nous voyons un grand changement dans la façon dont nous pensons aux matériaux », a déclaré Raja d’Applied.
Puis, dans un autre exemple, les fournisseurs utilisent des techniques de co-optimisation des technologies de conception. L’idée ici est de réduire la hauteur de piste et la taille des cellules dans une disposition de cellules standard à chaque nœud.
Les cellules standard sont des éléments logiques prédéfinis dans une conception. Les cellules sont disposées dans une grille. La piste définit la hauteur d’une disposition de cellules standard. Par exemple, 10nm peut avoir une hauteur de 7,5 pistes avec un pas de grille de 64nm et un pas de métal de 48nm, selon Imec.
Puis, à 7nm, la hauteur est réduite de 7 à 6 pistes, ce qui donne un pas de grille et de métal de 56nm et 36nm, respectivement, selon Imec.
Fig. 3 : Mise à l’échelle de la bibliothèque de cellules permise par les boosters de mise à l’échelle Source : Imec
Ceci, à son tour, permet une mise à l’échelle de 0,52X. » La mise à l’échelle dimensionnelle va de pair avec la mise à l’échelle de la hauteur des pistes de cellules standard « , a déclaré An Steegen, vice-président exécutif de la technologie et des systèmes de semi-conducteurs chez Imec. « Cette combinaison vous donne un rétrécissement de surface de 50 % d’un nœud à l’autre. »
A partir de 14 nm, Intel a franchi une étape supplémentaire en introduisant une technologie de piste à double hauteur, où deux ensembles de pistes sont combinés. « (Intel) a pris la cellule large originale et l’a pliée », a déclaré Wei de TechInsights. « En surface, il semble qu’il utilise en fait beaucoup plus de surface. Elle est plus étroite, mais sa hauteur est doublée. Le fait de la plier leur permet de réduire la surface. Lorsque vous pliez la cellule, vous utilisez également des lignes beaucoup plus petites et vous êtes capable d’avoir une résistance globale plus faible et des performances plus élevées. »
C’est une question de débat que de savoir si cette technique ramène à l’échelle la courbe traditionnelle du coût par transistor. Mais cette technique et d’autres deviennent une partie nécessaire de l’équation. « Vous en avez besoin, car vous ajoutez beaucoup de complexité avec chacun de ces nouveaux nœuds », a déclaré Gary Patton, directeur de la technologie chez GlobalFoundries. « Vous avez besoin de passer à l’échelle supérieure. Les nœuds complets, du moins du point de vue d’Intel, doivent viser une amélioration de la densité des transistors de près de 2 fois par rapport au nœud précédent « , a expliqué Mark Bohr, senior fellow et directeur de l’architecture et de l’intégration des processus chez Intel. « Les nœuds complets sont également ceux où nous introduisons généralement les principaux changements technologiques, tels que les transistors à grille métallique/à haute teneur en carbone et les transistors à effet de champ fin. Les nœuds intermédiaires sont ceux où l’on procède à une optimisation plus poussée sur ce nœud complet. »
Des options déroutantes
Quoi qu’il en soit, les clients des fonderies sont confrontés à des choix déroutants. Certaines de ces options sont énumérées dans le tableau ci-dessous.
Chart 1 : Les plans de fonderie et où ils en sont aujourd’hui. Source : Analystes, Foundry Reports/Semiconductor Engineering
Une façon de déchiffrer les nœuds est de séparer la stratégie d’Intel des autres. Intel introduit un processus de nœud complet et développe ensuite des améliorations sur ce même processus. « Intel aime faire ces grandes étapes environ tous les trois ans et ensuite faire de petites itérations qui ne sont pas trop exigeantes en termes de conception », a déclaré Bohr.
D’autres fabricants de puces développent des processus de nœuds complets et de demi-nœuds avec des noms de nœuds qui semblent être en avance sur Intel. « Une partie de cela est une posture concurrentielle », a déclaré Bohr, ajoutant qu’Intel est toujours en tête dans la course aux processus.
Foundries, cependant, donne aux clients diverses options. Disons que 16nm/14nm est un point de départ. « Certains resteront à 14nm et sauteront directement à 7nm », a déclaré Patton de GlobalFoundries. « Certains cherchent une extension de 14nm. »
Par exemple, 12nm est une extension de 16nm/14nm. Il offre des performances légèrement meilleures que le 16nm/14nm.
À la pointe, les fonderies accélèrent le 10nm/7nm. Le processus 14nm d’Intel est à peu près équivalent au 10nm des autres fonderies. Le 10nm d’Intel est similaire au 7nm de GlobalFoundries et TSMC, ainsi qu’au 8nm de Samsung.
« Il existe quatre offres technologiques dans ce que j’appellerais la « zone 7nm » », a expliqué Patton. « Nous pouvons débattre de qui a la plus grande densité et est moins cher avec les meilleures performances. Mais ils sont tous dans le même code postal dans PPAC. »
Patton fait référence aux métriques clés pour les clients – puissance, performance, zone et coût. Alors, quel nœud fournit le meilleur PPAC ? Comme précédemment, cela dépend largement de la conception et de l’application. « Les clients des fonderies sont suffisamment avisés pour savoir que leurs décisions sur qui et quel processus utiliser dépendront en fin de compte de la performance de la technologie, de l’économie et du rapport entre la fonderie et le client », a déclaré Joanne Itow, directrice générale de la fabrication chez Semico Research.
Un client de fonderie, qui s’est exprimé sous couvert d’anonymat, a décrit une stratégie possible. Généralement, le produit phare d’une entreprise en matière de puce est ciblé pour un processus de nœud complet, tel que 16nm/14nm et 7nm, selon la fonderie.
Puis, une entreprise pourrait avoir quelques dérivés ou de nouvelles puces prévues pour 16nm/14nm. Pour ces dernières, une entreprise se penchera sur les processus à demi-nœud comme 12nm/11nm. « Plutôt que de mettre à l’échelle toutes les couches, les fonderies mettent à l’échelle des couches sélectionnées avec ces nœuds à 12nm/11nm », selon la fonderie. « Ainsi, je peux passer de 14nm à 11nm ou quelque chose entre les deux sans ajouter de couches de masquage, de complexité ou de coût. »
Le 12nm et/ou le 11nm sont attractifs pour d’autres raisons. Dans de nombreux cas, la propriété intellectuelle est similaire entre 16nm/14nm et 12nm et 11nm, ce qui rend la décision de passer à ces nœuds relativement simple. Mais si la PI n’est pas disponible à 12nm et/ou 11nm, un client de fonderie évitera de passer à ces node-lets.
À partir de là, les clients peuvent passer à 7nm ou à des variantes connexes. Tout cela dépend de l’écosystème. Toutes les fonderies et les maisons de propriété intellectuelle ne peuvent pas se permettre de développer de la propriété intellectuelle à chaque nœud et node-let. « Cela complique l’adoption des node-lets. Il ne s’agit pas seulement de la technologie de processus, mais la PI doit également être présente », selon la source.
Les clients doivent donc envisager la solution dans son ensemble. « Vous devez examiner plus en profondeur chaque processus et obtenir les spécifications. Beaucoup de choses dépendent de ce qui est important pour votre conception dans le choix d’un processus », a déclaré Rhines de Mentor. « Il est également important que la fonderie dispose soit d’une IP physique que vous pouvez utiliser, soit que vous ayez la possibilité de synthétiser une IP de niveau RTL dans votre conception et d’avoir confiance que cela fonctionnera. »
En plus de cela, les fonderies doivent faire plus de main à la pâte avec les clients à 7nm. « En plus de rendre la technologie prête pour la production de fab à 7nm, les fonderies doivent passer plus de temps à aider les entreprises de conception sur la réduction des coûts de conception, la vérification de l’IP et le succès du premier silicium pour un temps de mise sur le marché rapide », a déclaré Wang de Gartner.
Il y a d’autres considérations. Les clients des fonderies doivent également examiner les différents processus et décider s’ils correspondent à leurs besoins.
Les processus ne sont pas tous identiques. Mais les fonderies évoluent dans des directions similaires à 10nm/7nm. D’une part, ils rendent les ailettes plus hautes et plus fines à chaque nœud, ce qui a pour effet de booster le courant d’entraînement. Par exemple, la technologie finFET d’Intel en 14 nm a un pas d’ailette de 42 nm et une hauteur d’ailette de 42 nm. À 10nm, le pas des ailettes d’Intel est de 34nm et la hauteur des ailettes est de 53nm, ce qui signifie que les ailettes sont plus hautes.
Fig. 4 : Pas des ailettes, du métal, des grilles et hauteur des cellules à 14nm contre 10nm. Source : Intel
Pour modeler les ailettes et les autres structures, les fabricants de puces veulent la lithographie EUV. L’EUV permettrait de simplifier le processus, mais la technologie n’est pas prête pour 10nm/7nm. C’est pourquoi, dans un premier temps, ils utiliseront l’immersion 193 nm et le modelage multiple pour les 10 nm/7 nm. Par exemple, en utilisant l’immersion 193nm et le patterning quadruple auto-aligné (SAQP), Intel a développé un pas métallique de 36nm pour son processus 10nm.
Le processus 10nm d’Intel comporte 12 couches métalliques. Il est passé du cuivre au cobalt au niveau des deux couches d’interconnexion les plus basses, permettant une amélioration de 5 à 10 fois de l’électromigration et une réduction de 2 fois de la résistance des via.
En comparaison, le processus finFET 7nm de GlobalFoundries a un pas d’ailette de 30nm, un pas de grille contactée de 56nm et un pas de métal de 40nm. Contrairement à Intel, GlobalFoundries utilise le double patterning auto-aligné pour les couches métalliques.
« Cela vous donne beaucoup plus de flexibilité sur ce que vous faites en arrière-plan », a déclaré Patton. « Nous obtenons de la densité par d’autres moyens. Ainsi, lorsque vous avez des chemins critiques, vous pouvez aller vers des lignes plus larges. »
La stratégie de GlobalFoundries diffère également de celle d’Intel dans les métaux d’interconnexion. « Nous avons fait des améliorations dans le câblage en cuivre à environ 100X pour l’électromigration. Nous sommes donc en mesure de rester dans le cuivre, ce qui présente certains avantages en termes de rendement et de complexité », a déclaré Patton.
GlobalFoundries, cependant, utilise du cobalt pour les contacts dans le milieu de ligne (MOL), ce qui réduit la résistance de contact.
Fig. 5 : Interconnexion, contact et transistor à divers nœuds. Source : Applied Materials.
Néanmoins, les fonderies sont confrontées à certains défis pour passer à 10nm/7nm, de sorte que les clients doivent garder un œil sur les principaux problèmes de cette technologie. « Le défi numéro un est l’erreur de placement des bords. C’est la combinaison du CD et de la superposition », a déclaré Ben Rathsack, membre senior du personnel technique de TEL. « Le milieu de la ligne a tendance à présenter un défi lorsque vous connectez votre front-end à votre back-end. C’est vraiment là que se trouve la plus grande complexité. »
Au fil du temps, TSMC et GlobalFoundries espèrent insérer l’EUV dans la deuxième itération de 7nm. En revanche, Samsung prévoit d’insérer l’EUV à 7nm dès le début.
Cela dépend de l’état de préparation de l’EUV. « Si l’EUV devient suffisamment mature pour pouvoir aider à réduire les coûts, peut-être dans la deuxième ou troisième génération de 7nm, alors cette mise en œuvre pourrait se produire », a déclaré Rathsack.
Qu’est-ce qui vient ensuite ?
Il n’est pas clair si tous les noms de nœuds vont rester à long terme. Une question plus importante est de savoir jusqu’où le finFET va-t-il s’étendre ? « Le chemin vers le 5 nm est assez clair. Les FinFET seront étendus au moins jusqu’à 5 nm. Il est possible qu’ils soient étendus à 3 nm », a déclaré Rick Gottscho, directeur technique de LAM Research. « Et il y aura d’autres solutions par la suite, qu’il s’agisse de passerelles horizontales ou verticales. Il y aura de nouveaux matériaux. Il y aura aussi beaucoup de défis. »
L’industrie explore le FET latéral gate-all-around et le FET nanosheet. Dans les deux cas, un finFET est placé sur le côté et une grille s’enroule autour de lui.
Fig. 6 : Simulation en coupe transversale de (a) finFET, (b) nanofil, et (c) nanoplaquette. Source : IBM
Il est trop tôt pour dire ce qui se passera à 5nm et au-delà. « Les structures des dispositifs 5nm sont encore indéterminées par certaines fonderies. Il semble que TSMC et GF utiliseront des finFETs. Samsung pourrait opter pour la technologie gate-all-around pour 5nm (et 4nm). Intel est encore inconnu à l’heure actuelle », a déclaré Wang de Gartner. « Jusqu’à ce qu’il y ait des réussites sur 7nm avec EUV en production, je ne crois pas que les concepteurs soient avisés de s’engager sur 5nm. »
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