Fabriquer des puces à 3nm et au-delà

Select foundries commencent à faire monter en puissance leurs nouveaux processus 5nm avec 3nm en R&D. La grande question est de savoir ce qui vient après cela.

Le travail est bien engagé pour le nœud 2nm et au-delà, mais il y a de nombreux défis ainsi qu’une certaine incertitude à l’horizon. Des signes indiquent déjà que les fonderies ont repoussé de quelques mois leurs calendriers de production de 3nm en raison de divers problèmes techniques et de l’épidémie de pandémie imprévue, selon les analystes. Le COVID-19 a ralenti l’élan et a eu un impact sur les ventes dans l’industrie des circuits intégrés.

Ceci, à son tour, est susceptible de repousser les feuilles de route au-delà de 3nm. Néanmoins, le climat actuel n’a pas arrêté l’industrie des semi-conducteurs. Aujourd’hui, les fonderies et les fabricants de mémoire fonctionnent à des taux d’utilisation des fabs relativement élevés.

Dans les coulisses, pendant ce temps, les fonderies et leurs clients continuent à développer leurs technologies 3nm et 2nm, qui sont maintenant prévues pour environ 2022 et 2024, respectivement. Des travaux sont également en cours pour 1nm et au-delà, mais c’est encore loin.

En commençant par 3nm, l’industrie espère faire la transition des transistors finFET d’aujourd’hui vers des FET à grille complète. À 2nm et peut-être au-delà, l’industrie envisage les versions actuelles et nouvelles des transistors gate-all-around.

À ces nœuds, les fabricants de puces auront probablement besoin de nouveaux équipements, tels que la prochaine version de la lithographie à ultraviolets extrêmes (EUV). De nouvelles technologies de dépôt, de gravure et d’inspection/métrologie sont également en préparation.

Il va sans dire que les coûts de conception et de fabrication sont ici astronomiques. Le coût de conception d’une puce de 3nm est de 650 millions de dollars, contre 436,3 millions de dollars pour un dispositif de 5nm, et 222,3 millions de dollars pour 7nm, selon IBS. Au-delà de ces nœuds, il est trop tôt pour dire combien coûtera une puce.

Toutes les conceptions ne nécessitent pas des nœuds avancés. En fait, la hausse des coûts incite beaucoup de gens à explorer d’autres options, comme l’emballage avancé. Une façon de bénéficier des avantages de la mise à l’échelle est de mettre des puces avancées dans un emballage.

Semiconductor Engineering a jeté un coup d’œil à ce qui nous attend en termes de prochains transistors, d’outils de fab, de matériaux, d’emballage et de photonique.

Nouveaux transistors et matériaux
Les transistors, l’un des principaux éléments constitutifs des puces, fournissent les fonctions de commutation dans les dispositifs. Pendant des décennies, les puces basées sur des transistors planaires étaient les dispositifs les plus avancés du marché.

À 20 nm, les transistors planaires ont frappé le mur. En réponse, Intel en 2011 est passé aux finFETs à 22nm, suivi par les fonderies à 16nm/14nm. Dans les finFETs, le contrôle du courant est accompli en implémentant une grille sur chacun des trois côtés d’une ailette.

Avec les finFETs, les fabricants de puces ont poursuivi la mise à l’échelle traditionnelle des puces. Mais les finFETs devraient s’essouffler lorsque la largeur des ailettes atteindra 5nm, ce qui se produira quelque part autour du nœud de 3nm. C’est pourquoi, en 2022, certaines fonderies espèrent passer à une nouvelle génération de transistors, les FET nanosheet. Un nanosheet FET tombe dans une catégorie appelée gate-all-around FETs.

Un nanosheet FET est une extension d’un finFET. C’est un finFET sur son côté avec une grille enroulée autour. Les nano-feuilles apparaîtront à 3nm et pourront s’étendre à 2nm ou au-delà.

Figure 1 : Transistors planaires vs finFETs vs nano-feuilles FET. Source : Samsung

Il y a d’autres options sur la table qui entrent également dans la catégorie des portes à tout faire. Par exemple, Imec développe un FET forksheet pour 2nm. Dans les FET à feuille de fourche, le nFET et le pFET sont intégrés dans la même structure. Une paroi diélectrique sépare le nFET et le pFET. Cela diffère des FET à grille enveloppante existants, qui utilisent des dispositifs différents pour les nFET et les pFET.

Les FET à feuille de fourche permettent un espacement n-à-p plus serré et une réduction de l’échelle de surface. La feuille de fourche de 2 nm d’Imec a un pas de grille contacté (CPP) de 42 nm et un pas de métal de 16 nm. En comparaison, les nanofeuilles ont un CPP de 45 nm et un pas métallique de 30 nm.

Les transistors à effet de champ complémentaires (CFET), un autre type de dispositif à grille enveloppante, sont également une option à 2 nm et peut-être au-delà. Les CFET sont constitués de deux nanofils FET distincts (de type p et de type n). Fondamentalement, le nanofil de type p est empilé sur un nanofil de type n.

« Le concept de CFET consiste à « replier » le nFET sur le dispositif pFET, ce qui élimine le goulot d’étranglement de la séparation n-p et, par conséquent, réduit l’empreinte de la surface active de la cellule par un facteur deux », a déclaré Julien Ryckaert, directeur de programme à l’Imec, dans un article récent.

Les CFET sont prometteurs. « Lorsque les gens examinent les technologies de porte tout autour, et spécifiquement les nanofils complémentaires empilés (CFET) et les technologies similaires, ils considèrent que ces technologies habilitantes créent un point d’inflexion vers la mise à l’échelle logique de 3 nm, 2 nm et 1 nm », a déclaré David Fried, vice-président des produits informatiques chez Lam Research/Coventor. « Les gens examinent la trajectoire du paysage des nanofils empilés ainsi que les prochaines étapes pour permettre cette transition. C’est ce que les gens pensent qu’il pourrait y avoir au-delà de 3 nm. Je ne sais pas si quelqu’un définit les nœuds dans cet espace, mais ces technologies pourraient permettre la prochaine trajectoire de mise à l’échelle à 3nm et au-delà. »

Les CFET et les transistors connexes ont cependant quelques défis à relever. « Les problèmes sont les processus thermiques », a déclaré Jeffrey Smith, membre principal du personnel technique de TEL. « Vous devez déposer beaucoup de métaux avant les processus à haute température. Vous devez donc identifier les limites thermiques maximales pour les métaux de barrière nécessaires entre le contact et l’interconnexion du CFET. »

Tout compte fait, le développement des CFET demandera du temps car aujourd’hui, il y a très peu d’apprentissage du silicium sur lequel s’appuyer, et beaucoup de problèmes à résoudre. « Les CFET sont prometteurs, mais il est encore tôt », a déclaré Handel Jones, PDG d’IBS. « Un gros problème est que, même si les structures de grille sont améliorées, nous devons améliorer le MOL et le BEOL. Sinon, les améliorations de performance sont limitées. »

La fabrication de puces à 2nm/1nm soulève toute une série de nouveaux problèmes, et de nouvelles techniques et de nouveaux équipements seront nécessaires à travers une variété de différentes étapes. Cela est évident dans les couches minces appliquées pendant la fabrication.

« Lorsque vous commencez à descendre à des couches de moins de 5nm d’épaisseur dans les dépôts de spin-coat, vous êtes sensible à de petites variations de l’énergie de surface », a déclaré James Lamb, Corporate Technical Fellow chez Brewer Science. « Cela peut provenir de votre substrat ou de votre matériau. Il faut donc que le mouillage et la surface du substrat à revêtir, ainsi que le matériau utilisé, soient parfaits pour éviter tout défaut. Ils sont suffisamment minces pour que la dynamique de l’interface domine la formation du film, un peu comme dans les processus d’auto-assemblage, et c’est très sensible aux changements mineurs. »

Pour mettre cela en perspective, un film de 1 nm peut avoir 5 à 8 atomes d’épaisseur. Beaucoup de ces films ont une épaisseur de 30 à 40 atomes.

« Poser cela, mouiller la surface et faire adhérer le matériau à cette surface devient un défi », a déclaré Lamb. « Un facteur clé est la propreté des matériaux. Si vous avez une variation dans le substrat, vous allez obtenir une anomalie ou une variation d’épaisseur localisée. »

Nouveaux scanners EUV
La lithographie, l’art de modeler de minuscules caractéristiques sur les puces, aide à permettre la mise à l’échelle des puces. A 3nm et au-delà, les fabricants de puces auront probablement besoin d’une nouvelle version de la lithographie EUV appelée EUV à haute ouverture numérique (high-NA EUV).

Extension de l’EUV actuel, le high-NA EUV est encore en R&D. Ciblé pour 3nm en 2023, cet outil de taille mammouth est complexe et coûteux.

L’EUV est important pour plusieurs raisons. Pendant des années, les fabricants de puces ont utilisé des scanners de lithographie 193nm basés sur l’optique dans la fab. Avec l’aide du patterning multiple, les fabricants de puces ont étendu la lithographie 193nm jusqu’à 10nm/7nm. Mais à 5nm, les technologies lithographiques actuelles s’essoufflent.

C’est là que l’EUV entre en jeu. L’EUV permet aux fabricants de puces de modeler les caractéristiques les plus difficiles à 7nm et au-delà.  » L’utilisation de l’EUV à des longueurs d’onde de 13,5 nm devrait rendre les choses plus faciles et plus viables « , a déclaré Aki Fujimura, PDG de D2S.

L’EUV a été une technologie difficile à développer. Aujourd’hui, cependant, ASML livre son dernier scanner EUV. Utilisant une longueur d’onde de 13,5 nm avec un objectif de 0,33 NA, le système permet des résolutions de 13 nm avec un débit de 170 plaquettes par heure.

À 7 nm, les fabricants de puces structurent les minuscules caractéristiques en utilisant une approche de structuration unique basée sur l’EUV. L’EUV à motif unique s’étendra à des pas d’environ 30nm à 28nm. Au-delà, les fabricants de puces ont besoin d’un double patterning EUV, qui est un processus difficile.

« Même si nous appliquons des techniques de patterning multiples à l’EUV, la superposition sera incroyablement difficile », a déclaré Doug Guerrero, technologue principal chez Brewer Science.

Le double patterning EUV est toujours une option à 5nm/3nm et au-delà si elle s’avère rentable. Mais pour couvrir leurs paris, les fabricants de puces veulent un EUV à haute AN, leur permettant de continuer avec l’approche plus simple du simple patterning.

Un scanner EUV à haute AN est cependant complexe. Le système comporte une lentille radicale de 0,55 NA capable de résolutions de 8 nm. Au lieu d’une conception de lentille traditionnelle, l’outil à haute NA utilisera une lentille anamorphique. Cet objectif prend en charge un grossissement de 8X en mode balayage et de 4X dans l’autre sens. Par conséquent, la taille du champ est réduite de moitié. Ainsi, dans certains cas, un fabricant de puces traitera une puce sur deux masques différents. Ensuite, les masques sont cousus ensemble et imprimés sur la plaquette, ce qui est un processus complexe.

Il y a d’autres problèmes. Les résines pour le haut-NA ne sont pas disponibles. Heureusement, les outils de masque EUV existants peuvent être exploités pour 3nm et au-delà.

L’industrie, cependant, pourrait avoir besoin d’ébauches de masque EUV avec de nouveaux matériaux. Ceci, à son tour, nécessite des outils de dépôt par faisceau d’ions (IBD) plus rapides pour les ébauches de masque.  » Nous travaillons agressivement avec nos clients clés pour sortir plusieurs fonctionnalités avancées au sein de la conception de notre système IBD qui abordera le 3 nm et au-delà « , a déclaré Meng Lee, directeur du marketing produit chez Veeco.

Tout compte fait, la haute-NA est confrontée à plusieurs défis.  » L’EUV à haute AN est encore à plusieurs années d’atteindre les capacités de production à haut volume « , a déclaré Patrick Ho, analyste chez Stifel Nicolaus. « ASML pourrait commencer à livrer des systèmes bêta en 2021. Mais comme l’EUV nous l’a appris, les systèmes bêta ne signifient pas que la production à haut volume est au coin de la rue. »

Traitement au niveau moléculaire
Les puces d’aujourd’hui sont produites à l’aide de divers outils de traitement au niveau atomique. Une de ces technologies, appelée dépôt de couches atomiques (ALD), dépose des matériaux une couche à la fois.

La gravure de couches atomiques (ALE), une technologie connexe, enlève les matériaux ciblés à l’échelle atomique. L’ALD et l’ALE sont toutes deux utilisées dans la logique et la mémoire.

L’industrie travaille également sur des versions avancées de l’ALD et de l’ALE pour les nœuds inférieurs à 3 nm. Le dépôt sélectif par zone, une technique avancée de structuration auto-alignée, est l’une de ces technologies. Combinant de nouvelles chimies avec des outils ALD ou de dépôt de couches moléculaires (MLD), le dépôt sélectif implique un processus de dépôt de matériaux et de films à des endroits précis. En théorie, le dépôt sélectif peut être utilisé pour déposer des métaux sur des métaux et des diélectriques sur des diélectriques sur un dispositif.

Potentiellement, il pourrait réduire le nombre d’étapes de lithographie et de gravure dans le flux. Mais le dépôt sélectif par zone est encore en R&D au milieu d’une foule de défis.

Une autre technologie à l’horizon est la gravure en couche moléculaire (MLE). « La MLE existe depuis les années 1990 », a déclaré Angel Yanguas-Gil, scientifique principal des matériaux à l’Argonne National Laboratory. « Elle était basée sur le plasma, mais il y a eu des développements pour les matériaux inorganiques impliquant la gravure en couche atomique isotrope, ce qui est le cas aujourd’hui. La gravure en couche moléculaire est une extension de cette technique pour les matériaux hybrides organiques/inorganiques. Pour l’industrie des semi-conducteurs, elle fournit un moyen de faire une réduction isotrope des matériaux qui pourraient être utilisés comme masques pour la lithographie. »

Pour les puces développées dans les nœuds bas à un chiffre, l’un des grands problèmes est la croissance sélective des dispositifs. L’élimination de matériaux spécifiques est également problématique. Ainsi, les anomalies qui apparaissent dans les puces peuvent être éliminées avec une sorte de gravure, mais à ces géométries, tout matériau qui reste sur une tranche peut causer des problèmes supplémentaires, comme un blocage dans le masque.

« L’industrie s’est penchée sur les copolymères à blocs comme moyen de produire ces surfaces à motifs serrés », a déclaré Yangaus-Gil. « Lorsque vous faites l’approche des copolymères à blocs, vous obtenez de très belles lignes, mais elles sont accompagnées de beaucoup de rugosité. L’exploration de ce procédé repose sur les précurseurs ALD. Il n’a pas encore été démontré que l’on pouvait faire croître des masques de manière sélective. Mais si vous deviez parier sur la prochaine voie à suivre, ce sera probablement dans cette direction. »

Presque tous les efforts commerciaux dans le passé ont porté sur les matériaux inorganiques, qui sont plus denses et plus minces que les matériaux organiques. Mais plus les matériaux organiques entrent dans les processus de fabrication, plus les choses deviennent complexes.

« Il y aura des compromis entre la nature isotrope et la valeur de saturation que vous obtenez pour la libération du masque, qui dans ce processus est plus élevé en termes d’épaisseur, même si le matériau est de densité inférieure », a déclaré Yangaus-Gil. « Avec l’ELM, ce que nous faisons, c’est libérer une liaison spécifique de la surface. Ce que vous devez garder à l’esprit, c’est l’ordre des couches individuelles et la façon dont cela affecte l’accessibilité à la liaison que vous ciblez dans le processus MLE. »

Défis du contrôle des processus
L’inspection et la métrologie sont également importantes. L’inspection utilise divers systèmes pour trouver les défauts dans les puces, tandis que la métrologie est l’art de mesurer les structures.

L’inspection est divisée en deux catégories – optique et faisceau électronique. Les outils d’inspection optique sont rapides, mais ils ont certaines limites de résolution. Les systèmes d’inspection par faisceau électronique ont une meilleure résolution, mais ils sont plus lents.

C’est pourquoi l’industrie a développé des systèmes d’inspection par faisceau électronique à plusieurs faisceaux, qui, en théorie, pourraient trouver les défauts les plus difficiles à trouver à des vitesses plus élevées.

ASML a développé un outil d’inspection par faisceau électronique avec neuf faisceaux. Cependant, les fabricants de puces veulent un outil avec une multitude de faisceaux pour accélérer le processus. Il n’est pas certain que l’industrie expédie un jour ces outils. La technologie doit encore relever un certain nombre de défis.

La métrologie doit également relever certains défis. Aujourd’hui, les fabricants de puces utilisent divers systèmes, tels que les CD-SEM, les CD optiques et autres, pour mesurer les structures. Les CD-SEM prennent des mesures de haut en bas. Les systèmes CD optiques utilisent la lumière polarisée pour caractériser les structures.

Il y a dix ans, beaucoup pensaient que les CD-SEM et les OCD s’essouffleraient. L’industrie a donc accéléré le développement de plusieurs nouveaux types de métrologie, dont une technologie de métrologie par rayons X appelée diffusion de rayons X aux petits angles à dimension critique (CD-SAXS). La CD-SAXS utilise la diffusion par transmission à angle variable d’un faisceau de petite taille pour effectuer les mesures. Les rayons X ont une longueur d’onde inférieure à 0,1 nm.

C’est une technique non destructive. « La conception de CD-SAXS est une mesure très simple. Une source de rayons X envoie un faisceau focalisé de rayons X à travers un échantillon avec une nanostructure périodique et une caméra à rayons X prend une image des rayons X diffusés. La mesure est ensuite répétée pour une série d’angles d’incidence », explique Joseph Kline, ingénieur en matériaux au NIST. « La périodicité entraîne une diffusion monocristalline similaire à celle obtenue en cristallographie des protéines. Le modèle de diffusion peut ensuite être résolu de manière inverse pour obtenir la forme moyenne de la distribution de la densité électronique de la structure périodique. Le calcul de la diffusion est une transformée de Fourier, il est donc facile à calculer pour la plupart des structures. CD-SAXS peut résoudre les CD, le désordre dans le CD, et les différences de densité électronique entre les couches (qui peuvent être liées à la composition). Les principaux avantages de la spectroscopie CD-SAXS par rapport à la spectroscopie OCD conventionnelle sont les suivants : les constantes optiques sont des propriétés atomiques indépendantes de la taille, la petite longueur d’onde permet d’obtenir une meilleure résolution et d’éviter de nombreux problèmes de corrélation de paramètres liés à la spectroscopie OCD, et le calcul est beaucoup plus simple. Le CD-SAXS peut également mesurer les structures enterrées et les couches optiquement opaques. »

Au fil des ans, plusieurs entités ont démontré des résultats prometteurs avec le CD-SAXS. Dans certains cas, cependant, les rayons X sont générés par un grand anneau de stockage synchrotron dans une installation R&D.

Ce n’est pas pratique pour une fab. Pour un outil de fabrication, le CD-SAXS nécessite des sources de rayons X compactes. Plusieurs sociétés vendent ces outils, principalement pour la R&D. Intel, Samsung, TSMC et d’autres ont des outils CD-SAXS en laboratoire.

Le problème avec CD-SAXS basé sur une fab est que la source de rayons X est limitée et lente, ce qui a un impact sur le débit.  » Le CD-SAXS vous donne des profils phénoménaux. Comme il pénètre à travers le substrat, vous pouvez voir des couches de différents matériaux « , a déclaré Dan Hutcheson, PDG de VLSI Research. « Il s’agit d’une technologie de type diffusiométrie comme la diffusiométrie optique, mais elle est lente. »

Le coût est également un problème. « C’est probablement 5X ou 10X plus cher. Le coût de possession est élevé par rapport à l’optique « , a déclaré Risto Puhakka, président de VLSI Research.

Donc, les fabricants de puces ne devraient pas insérer le CD-SAXS dans le flux de surveillance en ligne avant un certain temps, du moins pour la logique.  » Nous faisons généralement des prévisions sur cinq ans « , a déclaré Puhakka.

Le CD-SAXS fait des progrès dans la mémoire. Aujourd’hui, en R&D, les fabricants de mémoire utilisent cette technologie pour caractériser les masques durs et les structures à haut rapport d’aspect.

« Pour la mémoire, les structures sont profondes. La diffusion est bonne, il y a donc une feuille de route claire vers ~1 minute ou moins par site », a déclaré Paul Ryan, directeur de la gestion des produits chez Bruker. « Pour la logique, la technique est encore dans la phase de concept, et on s’attend à ce qu’il y ait des défis pour l’intensité des rayons X. »

Heureusement, le CD-SEM et l’OCD se sont étendus plus loin que prévu et sont utilisés aujourd’hui. D’autres types de métrologie par rayons X sont également utilisés. Mais s’étendront-ils éternellement ?

Les changements d’emballage
L’échelonnement des circuits intégrés, la façon traditionnelle de faire progresser une conception, repose sur le rétrécissement de différentes fonctions de la puce à chaque nœud et leur emballage sur une matrice monolithique. Mais la mise à l’échelle du CI devient trop coûteuse pour beaucoup, et les avantages en termes de performance et de puissance diminuent à chaque nœud.

« D’un point de vue économique, combien d’entreprises peuvent se permettre d’acheter du silicium à la pointe de la technologie aujourd’hui ? Ce nombre se réduit », a déclaré Walter Ng, vice-président de la gestion commerciale chez UMC. « Pour les marchés de très, très haute performance, il y aura toujours ce besoin. Mais dans la chaîne d’approvisionnement, du point de vue du volume, le gouffre se creuse au milieu. Les plus avancés ont besoin de 7, 5 et peut-être 3 nm un jour. Mais tous les autres ont beaucoup ralenti. »

Alors que la mise à l’échelle reste une option pour les nouvelles conceptions, beaucoup cherchent des alternatives comme le packaging avancé. Les chiplets sont une autre forme d’intégration hétérogène.

L’emballage devient une option plus viable pour plusieurs raisons. Par exemple, si la surface est critique, notamment dans les applications d’IA où la vitesse d’une puce dépend de réseaux hautement redondants d’éléments de traitement et d’accélérateurs, les plus grands avantages à chaque nouveau nœud proviennent des changements architecturaux et de la co-conception matériel-logiciel. Il faut plus de temps à un signal pour se déplacer d’une extrémité d’une grande puce à l’autre sur des fils minces que pour se déplacer verticalement vers une autre puce en utilisant une interface à haute vitesse.

Ceci a incité les maisons d’emballage et les fonderies à améliorer encore la vitesse des dispositifs emballés en améliorant les connexions entre les dispositifs et en améliorant la densité des emballages eux-mêmes.

La poussée de TSMC pour intégrer des chiplets à l’intérieur d’un emballage au front-end-of-the-line (FEOL) en est un exemple. Le fondeur prévoit d’utiliser des techniques avancées de collage hybride pour ce qu’il appelle le système sur puces intégrées (SoIC).

Ce sera encore plus rapide que de connecter les puces ensemble en utilisant un interposeur en silicium, qui est aujourd’hui l’état de l’art pour ce type d’approche. Mais les interposeurs en silicium peuvent également être utilisés comme guides d’ondes pour la photonique, à la fois dans le paquet et entre les paquets, ce qui ajoute encore une autre option pour cette approche.

« Actuellement, vous voyez la fibre à l’intérieur d’une ferme de serveurs, ce qui est un trafic est-ouest », a déclaré Rich Rice, vice-président senior du développement commercial chez ASE. « Vous allez voir les fonds de panier remplacés. La fibre ne passe pas par un module mais directement par le serveur, et éventuellement par le boîtier sur lequel se trouve le commutateur. Il y a encore beaucoup d’évolution à faire, mais nous verrons des entreprises essayer de se lancer dans les dernières nouveautés le plus tôt possible. Cela va accélérer l’application de la photonique. Elle aura plus de bande passante, et elle deviendra moins chère à mesure que nous commencerons à voir plus de solutions à haut volume. »

L’avantage de la lumière est qu’elle nécessite moins d’énergie que l’envoi d’un signal électrique sur des fils de cuivre. « C’est encore un peu loin dans le futur, mais il y a des entreprises qui travaillent sur des interposeurs qui transmettent la lumière », a déclaré Rice. « Après cela, vous pouvez interfacer avec la puce avec cela, et c’est juste une question de faire entrer ces signaux lumineux sur le côté du boîtier. »

C’est plus facile à dire qu’à faire, bien sûr. Les signaux optiques dérivent lorsque la chaleur augmente, et les filtres doivent donc être calibrés pour tenir compte de cette dérive. En outre, ils peuvent être interrompus par la rugosité des parois latérales des guides d’ondes. D’un autre côté, le conditionnement avec la lumière n’est plus seulement un projet de recherche lointain.

Il y a d’autres avantages dans le conditionnement avancé. Les circuits analogiques peuvent être développés à n’importe quel nœud idéal, et ils peuvent être réutilisés à plusieurs reprises sans se soucier du rétrécissement de ces dispositifs.

En outre, l’industrie continue d’apporter des améliorations au conditionnement des semi-conducteurs de puissance. Dans le carbure de silicium (SiC), par exemple, les fournisseurs intègrent des MOSFET de puissance en SiC et d’autres composants dans un module de puissance. Le SiC lui-même a un champ de rupture plus élevé et une conductivité thermique supérieure à celle du silicium.

« Ce sur quoi nous travaillons, avec d’autres, c’est comment optimiser ce module pour tirer pleinement parti du carbure de silicium. Il faut savoir ce que l’on fait avec un module de puissance », a déclaré John Palmour, directeur technique de Cree, lors d’une récente interview. « Le carbure de silicium commute très rapidement par rapport au silicium. Il y a beaucoup de choses à faire à l’intérieur du boîtier pour en tirer les performances. En d’autres termes, si vous utilisez des conceptions de modules de puissance standard qui sont utilisées pour le silicium, vous n’obtiendrez qu’environ la moitié des performances auxquelles vous avez droit avec le SiC. »

Conclusion
La migration vers le 3nm aura lieu, même si elle pourrait prendre plus de temps que prévu. Il en va de même pour le 2nm.

A part cela, ce qui se passera à 1nm n’est pas clair. Les CFET pourraient être la voie à suivre. D’autre part, la mise à l’échelle des puces pourrait prendre fin ou se limiter à de petites puces à haute performance et très spécifiques ou à des chiplets qui nécessitent une densité extrêmement élevée.

À court terme, cependant, il y a de la place pour de multiples technologies parce qu’aucune technologie unique ne peut gérer toutes les applications.