Fabricación de chips a 3nm y más allá

Las fundiciones seleccionadas están empezando a poner en marcha sus nuevos procesos de 5nm con 3nm en R&D. La gran pregunta es qué viene después.

El trabajo está muy avanzado para el nodo de 2nm y más allá, pero hay numerosos retos, así como cierta incertidumbre en el horizonte. Ya hay indicios de que las fundiciones han retrasado unos meses sus calendarios de producción de 3nm debido a diversos problemas técnicos y al imprevisto brote de la pandemia, según los analistas. La COVID-19 ha frenado el impulso y ha afectado a las ventas en la industria de los circuitos integrados.

Es probable que esto, a su vez, retrase las hojas de ruta más allá de los 3nm. No obstante, el clima actual no ha detenido a la industria de los semiconductores. En la actualidad, las fundiciones y los fabricantes de memorias tienen tasas de utilización relativamente altas.

Mientras tanto, entre bastidores, las fundiciones y sus clientes siguen desarrollando sus tecnologías de 3nm y 2nm, que ahora están programadas para 2022 y 2024, respectivamente. También se está trabajando en la tecnología de 1nm y más allá, pero eso aún está muy lejos.

A partir de los 3nm, la industria espera hacer la transición de los transistores finFET actuales a los FETs de compuerta completa. A los 2nm y quizás más allá, la industria está estudiando las versiones actuales y nuevas de los transistores de tipo gate-all-around.

En estos nodos, los fabricantes de chips probablemente necesitarán nuevos equipos, como la próxima versión de la litografía ultravioleta extrema (EUV). También se están preparando nuevas tecnologías de deposición, grabado e inspección y metrología.

Huelga decir que los costes de diseño y fabricación son astronómicos. El coste de diseño de un chip de 3nm es de 650 millones de dólares, frente a los 436,3 millones de dólares de un dispositivo de 5nm y los 222,3 millones de dólares de uno de 7nm, según IBS. Más allá de esos nodos, es demasiado pronto para decir cuánto costará un chip.

No todos los diseños requieren nodos avanzados. De hecho, el aumento de los costes está haciendo que muchos exploren otras opciones, como el empaquetado avanzado. Una forma de obtener las ventajas del escalado es meter los chips avanzados en un paquete.

Semiconductor Engineering ha echado un vistazo a lo que se avecina en cuanto a los próximos transistores, herramientas de fabricación, materiales, empaquetado y fotónica.

Nuevos transistores y materiales
Los transistores, uno de los bloques de construcción clave en los chips, proporcionan las funciones de conmutación en los dispositivos. Durante décadas, los chips basados en transistores planares fueron los dispositivos más avanzados del mercado.

A los 20nm, los transistores planares se toparon con el muro. Como respuesta, Intel pasó en 2011 a los finFETs a 22nm, seguido por las fundiciones a 16nm/14nm. En los finFET, el control de la corriente se consigue implementando una puerta en cada uno de los tres lados de una aleta.

Con los finFET, los fabricantes de chips han continuado con el escalado tradicional de los chips. Pero se espera que los finFET se agoten cuando la anchura de las aletas alcance los 5nm, lo que ocurrirá en algún punto del nodo de 3nm. Así que a los 3nm, algunas fundiciones esperan pasar en 2022 a una nueva generación de transistores llamados FET de nanoplancha. Un FET de nanohoja se incluye en una categoría denominada FET de puerta completa.

Un FET de nanohoja es una extensión de un finFET. Es un finFET de lado con una puerta envuelta alrededor. Las nanohojas aparecerán a partir de los 3 nm y podrán extenderse hasta los 2 nm o más.

Figura 1: Transistores planares frente a finFETs frente a nanohojas FET. Fuente: Samsung

Hay otras opciones sobre la mesa que también entran en la categoría de compuertas. Por ejemplo, Imec está desarrollando un FET de hoja de horquilla para 2nm. En los FET de hoja de horquilla, tanto el nFET como el pFET están integrados en la misma estructura. Una pared dieléctrica separa el nFET y el pFET. Esto difiere de los actuales FETs de compuerta, que utilizan dispositivos diferentes para los nFETs y los pFETs.

Los FETs de hoja de horquilla permiten un espaciado n-a-p más estrecho y una reducción del escalado de área. La hoja de horquilla de 2nm de Imec tiene un paso de puerta de contacto (CPP) de 42nm y un paso de metal de 16nm. En comparación, las nanoplanchas tienen un CPP de 45nm y un paso de metal de 30nm.

Los FETs complementarios (CFETs), otro tipo de dispositivo de compuerta completa, también son una opción a 2nm y quizás más allá. Los CFET consisten en dos FET de nanohilos separados (de tipo p y de tipo n). Básicamente, el nanohilo de tipo p se apila sobre un nanohilo de tipo n.

«El concepto de CFET consiste en ‘plegar’ el nFET sobre el dispositivo pFET, lo que elimina el cuello de botella de la separación n-p y, como consecuencia, reduce la huella del área activa de la célula en un factor dos», dijo Julien Ryckaert, director del programa en Imec, en un documento reciente.

Los CFET son prometedores. «Cuando la gente se fija en las tecnologías de compuertas, y en concreto en los nanohilos complementarios apilados (CFET) y otras tecnologías similares, considera que estas tecnologías crean un punto de inflexión hacia el escalado lógico de 3nm, 2nm y 1nm», afirma David Fried, vicepresidente de productos computacionales de Lam Research/Coventor. «La gente está revisando la trayectoria del panorama de los nanohilos apilados junto con los próximos pasos para permitir esa transición. Esto es lo que la gente piensa que puede haber más allá de los 3nm. No sé si alguien está definiendo los nodos en ese espacio, pero estas tecnologías podrían permitir la siguiente trayectoria de escalado a 3nm y más allá».

Los CFET y los transistores relacionados tienen algunos desafíos, sin embargo. «Los problemas son los procesos térmicos», afirma Jeffrey Smith, miembro principal del personal técnico de TEL. «Hay que poner muchos metales antes de los procesos de alta temperatura. Así que hay que identificar los límites térmicos máximos para los metales de barrera necesarios entre el contacto y la interconexión del CFET».

En definitiva, el desarrollo de los CFET requerirá tiempo porque hoy en día hay muy poco aprendizaje de silicio en el que basarse, y muchos problemas que resolver. «El CFET es prometedor, pero aún es pronto», afirma Handel Jones, director general de IBS. «Un gran problema es que, aunque las estructuras de las puertas estén mejoradas, tenemos que mejorar el MOL y el BEOL. De lo contrario, las mejoras de rendimiento son limitadas».

La fabricación de chips a 2nm/1nm plantea toda una serie de problemas nuevos, y serán necesarias nuevas técnicas y equipos en una serie de pasos diferentes. Esto es evidente en las películas finas aplicadas durante la fabricación.

«Cuando se empieza a llegar a capas de menos de 5nm de grosor en los depósitos de revestimiento por rotación, se es susceptible a pequeñas variaciones en la energía de la superficie», dijo James Lamb, Corporate Technical Fellow de Brewer Science. «Esto puede deberse al sustrato o al material. Así que hay que ser perfecto en la humectación y en la superficie del sustrato que se recubre, así como en el material con el que se recubre, para no tener ningún defecto. Son lo suficientemente delgadas como para que la dinámica de la interfaz domine la formación de la película, al igual que en los procesos de autoensamblaje, y es muy susceptible a cambios menores»

Para poner esto en perspectiva, una película de 1nm puede tener de 5 a 8 átomos de espesor. Muchas de estas películas tienen entre 30 y 40 átomos.

«Colocar eso, humedecer la superficie y conseguir que el material se adhiera a esa superficie se convierte en un reto», dijo Lamb. «Un factor clave es la limpieza de los materiales. Si hay alguna variación en el sustrato, se producirá una anomalía o una variación de grosor localizada».

Nuevos escáneres EUV
La litografía, el arte de crear patrones de características diminutas en los chips, contribuye a la ampliación de los mismos. A partir de los 3 nm, los fabricantes de chips probablemente necesitarán una nueva versión de la litografía EUV, denominada EUV de alta apertura numérica (EUV de alta AN).

La EUV de alta AN, una extensión de la EUV actual, aún está en fase de I+D. Prevista para los 3nm en 2023, esta herramienta de tamaño descomunal es compleja y costosa.

El EUV es importante por varias razones. Durante años, los fabricantes de chips han utilizado escáneres de litografía de 193 nm basados en la óptica en la fábrica. Con la ayuda de la técnica de estampado múltiple, los fabricantes de chips han ampliado la litografía de 193nm hasta los 10nm/7nm. Pero a partir de los 5 nm, las tecnologías litográficas actuales se agotan.

Ahí es donde entra la EUV. La EUV permite a los fabricantes de chips modelar las características más difíciles a 7nm y más allá. «El uso de EUV en longitudes de onda de 13,5 nm debería facilitarlo y hacerlo más viable», afirma Aki Fujimura, director general de D2S.

EUV ha sido una tecnología difícil de desarrollar. Sin embargo, hoy en día, ASML está enviando su último escáner EUV. Utilizando una longitud de onda de 13,5 nm con una lente de 0,33 NA, el sistema permite alcanzar resoluciones de 13 nm con un rendimiento de 170 obleas por hora.

A los 7 nm, los fabricantes de chips están realizando el patronaje de las diminutas características mediante un enfoque de patronaje único basado en EUV. La técnica EUV de patrón único se extenderá hasta los pasos de 30nm a 28nm aproximadamente. Más allá de eso, los fabricantes de chips necesitarán un doble patronaje EUV, que es un proceso difícil.

«Incluso si aplicamos múltiples técnicas de patronaje a EUV, la superposición será increíblemente difícil», dijo Doug Guerrero, tecnólogo senior de Brewer Science.

El doble patronaje EUV sigue siendo una opción a 5nm/3nm y más allá si resulta ser rentable. Sin embargo, para cubrirse las espaldas, los fabricantes de chips quieren una tecnología EUV de alto nivel de ruido, que les permita continuar con el enfoque más sencillo de un solo patrón.

Sin embargo, un escáner EUV de alto nivel de ruido es complejo. El sistema cuenta con una lente radical de 0,55 NA capaz de alcanzar resoluciones de 8 nm. En lugar de un diseño de lente tradicional, la herramienta de alta NA utilizará una lente anamórfica. Esta lente admite un aumento de 8X en el modo de exploración y de 4X en el otro sentido. Como resultado, el tamaño del campo se reduce a la mitad. Así, en algunos casos, un fabricante de chips procesaría un chip en dos máscaras diferentes. Luego, las máscaras se cosen y se imprimen en la oblea, lo que supone un proceso complejo.

Hay otros problemas. No se dispone de los resistivos para la alta AN. Afortunadamente, las herramientas de máscara EUV existentes pueden aprovecharse para 3nm y más allá.

La industria, sin embargo, puede requerir espacios en blanco de máscara EUV con nuevos materiales. Esto, a su vez, requiere herramientas de deposición de haz de iones (IBD) de máscara más rápidas. «Estamos trabajando agresivamente con nuestros clientes clave para lanzar varias características avanzadas dentro de nuestro diseño de sistema IBD que abordará 3nm y más allá», dijo Meng Lee, director de marketing de productos en Veeco.

En general, la alta-NA se enfrenta a varios desafíos. «Todavía faltan varios años para que la EUV de alta AN alcance capacidades de producción de gran volumen», dijo Patrick Ho, analista de Stifel Nicolaus. «Es posible que ASML empiece a entregar sistemas beta en 2021. Pero, como nos ha enseñado la EUV, los sistemas beta no significan que la producción de gran volumen esté a la vuelta de la esquina».

Procesamiento a nivel molecular
Los chips de hoy en día se producen utilizando varias herramientas de procesamiento a nivel atómico. Una de estas tecnologías, denominada deposición de capas atómicas (ALD), deposita los materiales capa a capa.

El grabado de capas atómicas (ALE), una tecnología relacionada, elimina los materiales seleccionados a escala atómica. Tanto la ALD como la ALE se utilizan en la lógica y la memoria.

La industria también está trabajando en versiones avanzadas de ALD y ALE para los nodos de menos de 3nm. Una de estas tecnologías es la deposición selectiva por área, una técnica avanzada de modelado autoalineado. La deposición selectiva, que combina nuevas químicas con herramientas de ALD o deposición de capas moleculares (MLD), implica un proceso de deposición de materiales y películas en lugares exactos. En teoría, la deposición selectiva puede utilizarse para depositar metales sobre metales y dieléctricos sobre dieléctricos en un dispositivo.

Potencialmente, podría reducir el número de pasos de litografía y grabado en el flujo. Sin embargo, la deposición selectiva por áreas aún se encuentra en fase de R&D en medio de una serie de desafíos.

Otra tecnología en el horizonte es el grabado de capas moleculares (MLE). «La ALE existe desde la década de 1990», dijo Ángel Yanguas-Gil, científico principal de materiales del Laboratorio Nacional de Argonne. «Se basaba en el plasma, pero ha habido desarrollos para materiales inorgánicos que implican el grabado de capas atómicas isotrópicas, que es donde nos encontramos hoy. El grabado de capas moleculares es una extensión de eso para los materiales híbridos orgánicos/inorgánicos. Para la industria de los semiconductores, proporciona una forma de hacer la reducción isotrópica de los materiales que podrían utilizarse como máscaras para la litografía»

Para los chips desarrollados en los nodos bajos de un solo dígito, uno de los grandes problemas es el crecimiento selectivo de los dispositivos. También es problemática la eliminación de materiales específicos. Así, las anomalías que aparecen en los chips pueden eliminarse con algún tipo de grabado, pero en estas geometrías cualquier material que quede en una oblea puede causar problemas adicionales, como un bloqueo en la máscara.

«La industria ha estado buscando copolímeros en bloque como una forma de producir estas superficies con patrones ajustados», dijo Yangaus-Gil. «Cuando se hace el planteamiento del copolímero en bloque, se obtienen líneas muy bonitas, pero vienen con mucha rugosidad. La exploración de este proceso se basa en los precursores ALD. Todavía no se ha demostrado que se puedan cultivar máscaras de forma selectiva. Pero si tuviéramos que apostar por el próximo camino a seguir, probablemente iría en esa dirección»

Casi todos los esfuerzos comerciales del pasado se han centrado en materiales inorgánicos, que son más densos y finos que los orgánicos. Pero a medida que entran más materiales orgánicos en los procesos de fabricación, las cosas se vuelven más complejas.

«Habrá compensaciones entre la naturaleza isotrópica y el valor de saturación que se obtiene para la liberación de la máscara, que en este proceso es mayor en términos de grosor, aunque el material sea de menor densidad», dijo Yangaus-Gil. «Con la MLE, lo que estamos haciendo es liberar una unión específica de la superficie. Lo que hay que tener en cuenta es lo ordenadas que están las capas individuales y cómo afecta eso a la accesibilidad a la unión que se busca en el proceso de MLE».

Desafíos en el control del proceso
La inspección y la metrología también son importantes. La inspección utiliza varios sistemas para encontrar defectos en los chips, mientras que la metrología es el arte de medir las estructuras.

La inspección se divide en dos categorías: óptica y de haz electrónico. Las herramientas de inspección óptica son rápidas, pero tienen algunos límites de resolución. Los sistemas de inspección por haz electrónico tienen mejor resolución, pero son más lentos.

Por ello, la industria ha estado desarrollando sistemas de inspección por haz electrónico multihaz, que en teoría podrían encontrar los defectos más difíciles a mayor velocidad.

ASML ha desarrollado una herramienta de inspección por haz electrónico con nueve haces. Sin embargo, los fabricantes de chips quieren una herramienta con multitud de haces para acelerar el proceso. No está claro si la industria llegará a comercializar estas herramientas. La tecnología aún se enfrenta a una serie de retos.

La metrología también se enfrenta a algunos retos. En la actualidad, los fabricantes de chips utilizan varios sistemas, como los CD-SEM, los CD ópticos y otros, para medir las estructuras. Las CD-SEM realizan mediciones de arriba abajo. Los sistemas de CD óptico utilizan luz polarizada para caracterizar las estructuras.

Hace una década, muchos pensaban que las CD-SEM y las OCD se quedarían sin fuerza. Por ello, la industria aceleró el desarrollo de varios tipos de metrología nuevos, incluida una tecnología de metrología por rayos X denominada dispersión de rayos X de ángulo pequeño de dimensión crítica (CD-SAXS). El CD-SAXS utiliza la dispersión por transmisión de ángulo variable a partir de un haz de pequeño tamaño para realizar las mediciones. Los rayos X tienen una longitud de onda inferior a 0,1 nm.

Es una técnica no destructiva. «El CD-SAXS es conceptualmente una medición muy sencilla. Una fuente de rayos X envía un haz focalizado de rayos X a través de una muestra con una nanoestructura periódica y una cámara de rayos X toma una imagen de los rayos X dispersos. La medición se repite para una serie de ángulos de incidencia», explica Joseph Kline, ingeniero de materiales del NIST. «La periodicidad da lugar a una dispersión monocristalina similar a la que se obtiene en la cristalografía de proteínas. El patrón de dispersión puede entonces resolverse inversamente para obtener la forma media de la distribución de la densidad de electrones de la estructura periódica. El cálculo de la dispersión es una transformada de Fourier, por lo que es computacionalmente fácil para la mayoría de las estructuras. El CD-SAXS puede resolver los CD, el desorden en el CD y las diferencias en la densidad de electrones entre las capas (que pueden estar relacionadas con la composición). Las principales ventajas del CD-SAXS sobre el OCD convencional son que las constantes ópticas son propiedades atómicas independientes del tamaño, la pequeña longitud de onda proporciona una mayor resolución y evita muchos de los problemas de correlación de parámetros que tiene el OCD, y el cálculo es mucho más sencillo. CD-SAXS también puede medir estructuras enterradas y capas ópticamente opacas»

A lo largo de los años, varias entidades han demostrado resultados prometedores con CD-SAXS. En algunos casos, sin embargo, los rayos X son generados por un gran anillo de almacenamiento sincrotrón en una instalación R&D.

Esto es poco práctico para una fab. Para una herramienta de fabricación, el CD-SAXS requiere fuentes de rayos X compactas. Varias empresas venden estas herramientas, sobre todo para R&D. Intel, Samsung, TSMC y otras empresas tienen herramientas de CD-SAXS en el laboratorio.

El problema del CD-SAXS en la fábrica es que la fuente de rayos X es limitada y lenta, lo que afecta al rendimiento. «El CD-SAXS ofrece unos perfiles fenomenales. Como penetra a través del sustrato, se pueden ver capas de diferentes materiales», afirma Dan Hutcheson, director general de VLSI Research. «Es una tecnología del tipo de la dispersión óptica, pero es lenta».

El coste también es un problema. «Es probablemente 5X o 10X más caro. El coste de propiedad es elevado en comparación con el óptico», afirma Risto Puhakka, presidente de VLSI Research.

Por tanto, no se espera que los fabricantes de chips introduzcan el CD-SAXS en el flujo de monitorización en línea durante algún tiempo, al menos para la lógica. «Solemos hacer previsiones a cinco años vista», afirma Puhakka.

CD-SAXS está avanzando en la memoria. En la actualidad, en R&D, los fabricantes de memorias utilizan esta tecnología para caracterizar máscaras duras y estructuras de alta relación de aspecto.

«Para la memoria, las estructuras son profundas. La dispersión es buena, por lo que hay una clara hoja de ruta para ~1 minuto o menos por sitio», dijo Paul Ryan, director de gestión de productos en Bruker. «Para la lógica, la técnica está todavía en la fase de concepto, y se espera que haya desafíos para la intensidad de los rayos X.»

Afortunadamente, el CD-SEM y el OCD se han extendido más de lo que se pensaba y se están utilizando hoy en día. También se utilizan otros tipos de metrología de rayos X. Pero, ¿se extenderán para siempre?

Cambios en el empaquetado
El escalado de CI, la forma tradicional de avanzar en un diseño, se basa en reducir las diferentes funciones del chip en cada nodo y empaquetarlas en una matriz monolítica. Pero el escalado de CI se está volviendo demasiado caro para muchos, y las ventajas de rendimiento y potencia disminuyen en cada nodo.

«Desde un punto de vista económico, ¿cuántas empresas pueden permitirse hoy en día un silicio de vanguardia? Ese número se está reduciendo», afirma Walter Ng, vicepresidente de gestión empresarial de UMC. «Para los mercados de muy alto rendimiento, siempre habrá esa necesidad. Pero en la cadena de suministro, desde el punto de vista del volumen, el abismo se está abriendo en el medio. Los más avanzados necesitan 7, 5 y quizá 3 nm algún día. Pero todos los demás se han ralentizado bastante».

Aunque el escalado sigue siendo una opción para los nuevos diseños, muchos buscan alternativas como el embalaje avanzado. Los chiplets son otra forma de integración heterogénea.

El embalaje se está convirtiendo en una opción más viable por varias razones. Por ejemplo, aunque el área es crítica, sobre todo en las aplicaciones de IA en las que la velocidad de un chip depende de matrices altamente redundantes de elementos de procesamiento y aceleradores, los mayores beneficios en cada nuevo nodo se derivan de los cambios arquitectónicos y del codiseño de hardware y software. Una señal tarda más tiempo en viajar de un extremo a otro de un gran chip a través de cables delgados que en viajar verticalmente a otra matriz utilizando una interfaz de alta velocidad.

Esto ha impulsado a las empresas de envasado y fundición a mejorar la velocidad de los dispositivos empaquetados mediante la mejora de las conexiones entre los dispositivos y la mejora de la densidad de los propios paquetes.

El impulso de TSMC para incrustar chiplets dentro de un paquete en el front-end-of-the-line (FEOL) es un ejemplo de ello. La fundición planea utilizar técnicas avanzadas de unión híbrida para lo que denomina sistema en chips integrados (SoIC).

Eso será aún más rápido que conectar los chips entre sí utilizando un intercalador de silicio, que hoy es el estado de la técnica para este tipo de enfoque. Pero los intercaladores de silicio también pueden utilizarse como guías de ondas para la fotónica, tanto dentro del paquete como entre paquetes, lo que añade otra opción para este enfoque.

«Ahora mismo, se ve la fibra dentro de una granja de servidores, que es el tráfico este-oeste», dijo Rich Rice, vicepresidente senior de desarrollo de negocios en ASE. «Vas a ver los backplanes reemplazados. La fibra no pasa por un módulo, sino que va directamente al servidor y, finalmente, al paquete en el que se encuentra el conmutador. Todavía tiene que evolucionar mucho, pero veremos que las empresas intentan lanzarse a hacer lo último más pronto que tarde. Eso acelerará la aplicación de la fotónica. Tendrá más ancho de banda y se abaratará cuando empecemos a ver más soluciones de gran volumen».

La ventaja de la luz es que requiere menos energía que el envío de una señal eléctrica por cables de cobre. «Todavía es un camino en el futuro, pero hay empresas que trabajan en interpositores que transmiten luz», dijo Rice. «Después de eso, se puede interconectar con el chip con eso, y sólo es cuestión de meter esas señales de luz en el lado del paquete».

Esto es más fácil de decir que de hacer, por supuesto. Las señales ópticas se desvían a medida que aumenta el calor, por lo que los filtros deben calibrarse para tener en cuenta esa desviación. Además, pueden verse interrumpidos por la rugosidad de las paredes laterales de las guías de ondas. Por otro lado, el empaquetado con luz ya no es sólo un proyecto de investigación lejano.

Hay otras ventajas en el empaquetado avanzado. Los circuitos analógicos pueden desarrollarse en cualquier nodo que sea ideal, y pueden reutilizarse repetidamente sin preocuparse por el encogimiento de esos dispositivos.

Además, la industria sigue introduciendo mejoras en el empaquetado de los semiconductores de potencia. En el caso del carburo de silicio (SiC), por ejemplo, los proveedores integran los MOSFET de potencia de SiC y otros componentes en un módulo de potencia. El SiC tiene un mayor campo de ruptura y una mayor conductividad térmica que el silicio.

«En lo que estamos trabajando nosotros y otros es en cómo optimizar ese módulo para aprovechar al máximo el carburo de silicio. Hay que saber lo que se hace con un módulo de potencia», dijo John Palmour, CTO de Cree, en una entrevista reciente. «El carburo de silicio cambia muy rápido en comparación con el silicio. Hay muchas cosas que hay que hacer dentro del paquete para obtener realmente el rendimiento. En otras palabras, si se utilizan los diseños de módulos de potencia estándar que se emplean para el silicio, sólo se obtendrá aproximadamente la mitad del rendimiento al que se tiene derecho con el SiC».

Conclusión
La migración a los 3nm se producirá, aunque podría tardar más de lo esperado. Lo mismo ocurre con los 2nm.

Más allá de eso, no está claro qué ocurrirá en 1nm. Los CFET podrían ser el camino a seguir. Por otra parte, el escalado de los chips podría terminar, o limitarse a pequeños chips de alto rendimiento y muy específicos o a chiplets que requieran una densidad extremadamente alta.

A corto plazo, sin embargo, hay espacio para múltiples tecnologías, ya que ninguna de ellas puede ocuparse de todas las aplicaciones.