Herstellung von Chips bei 3nm und darüber hinaus

Ausgewählte Foundries beginnen, ihre neuen 5nm-Prozesse mit 3nm in R&D hochzufahren. Die große Frage ist, was danach kommt.

Die Arbeiten für den 2nm-Knoten und darüber hinaus sind in vollem Gange, aber es gibt zahlreiche Herausforderungen sowie eine gewisse Unsicherheit am Horizont. Es gibt bereits Anzeichen dafür, dass die Foundries ihre Zeitpläne für die 3nm-Produktion aufgrund verschiedener technischer Probleme und des unvorhergesehenen Ausbruchs einer Pandemie um einige Monate nach hinten verschoben haben, wie Analysten berichten. COVID-19 hat die Dynamik gebremst und den Absatz in der IC-Industrie beeinträchtigt.

Dies wiederum dürfte die Roadmaps über 3nm hinaus verschieben. Dennoch hat das derzeitige Klima die Halbleiterindustrie nicht aufgehalten. Die Foundries und Speicherhersteller arbeiten heute mit einer relativ hohen Auslastung ihrer Fabriken.

Hinter den Kulissen arbeiten die Foundries und ihre Kunden unterdessen weiter an der Entwicklung ihrer 3nm- und 2nm-Technologien, die jetzt für etwa 2022 bzw. 2024 geplant sind. Es wird auch an 1nm und darüber hinaus gearbeitet, aber das ist noch weit weg.

Bei 3nm hofft die Industrie, den Übergang von den heutigen finFET-Transistoren zu Gate-Allaround-FETs zu schaffen. Bei 2nm und vielleicht darüber hinaus prüft die Industrie aktuelle und neue Versionen von Gate-Allaround-Transistoren.

Bei diesen Knotenpunkten werden die Chiphersteller wahrscheinlich neue Geräte benötigen, wie die nächste Version der EUV-Lithografie (Extrem Ultraviolet). Neue Abscheidungs-, Ätz- und Inspektions-/Messtechniken sind ebenfalls in Arbeit.

Es erübrigt sich zu sagen, dass die Entwurfs- und Herstellungskosten hier astronomisch sind. Laut IBS belaufen sich die Entwicklungskosten für einen 3nm-Chip auf 650 Millionen Dollar, für ein 5nm-Gerät auf 436,3 Millionen Dollar und für 7nm auf 222,3 Millionen Dollar. Es ist noch zu früh, um zu sagen, wie viel ein Chip jenseits dieser Knotenpunkte kosten wird.

Nicht alle Designs erfordern fortgeschrittene Knotenpunkte. Die steigenden Kosten veranlassen viele dazu, andere Optionen zu prüfen, z. B. fortschrittliches Packaging. Eine Möglichkeit, die Vorteile der Skalierung zu nutzen, besteht darin, fortschrittliche Chips in einem Gehäuse unterzubringen.

Semiconductor Engineering hat einen Blick darauf geworfen, was in Bezug auf die nächsten Transistoren, Fertigungswerkzeuge, Materialien, Gehäuse und Photonik auf uns zukommt.

Neue Transistoren und Materialien
Transistoren, einer der wichtigsten Bausteine in Chips, sorgen für die Schaltfunktionen in Geräten. Jahrzehntelang waren Chips, die auf planaren Transistoren basierten, die fortschrittlichsten Geräte auf dem Markt.

Bei 20nm stießen die planaren Transistoren an ihre Grenzen. Als Reaktion darauf stellte Intel 2011 auf finFETs bei 22nm um, gefolgt von den Foundries bei 16nm/14nm. Bei finFETs wird die Stromsteuerung durch die Implementierung eines Gates auf jeder der drei Seiten einer Finne erreicht.

Mit finFETs haben die Chiphersteller die traditionelle Chip-Skalierung fortgesetzt. Es wird jedoch erwartet, dass den FinFETs die Puste ausgeht, wenn die Lamellenbreite 5 nm erreicht, was um den 3-nm-Knoten herum der Fall sein wird. Daher hoffen ausgewählte Foundries, im Jahr 2022 bei 3 nm zu einer neuen Transistorgeneration, den so genannten Nanosheet-FETs, überzugehen. Ein Nanoblech-FET fällt unter die Kategorie der sogenannten Gate-Allaround-FETs.

Ein Nanoblech-FET ist eine Erweiterung eines FinFET. Es ist ein FinFET auf der Seite mit einem Gate, das um ihn herum gewickelt ist. Nanosheets erscheinen bei 3 nm und können bis zu 2 nm oder mehr reichen.

Abbildung 1: Planare Transistoren vs. finFETs vs. Nanosheet-FET. Quelle: Samsung

Es gibt noch weitere Optionen, die ebenfalls in die Kategorie „Gate-all-around“ fallen. Imec entwickelt zum Beispiel einen Forksheet-FET für 2 nm. Bei Forksheet-FETs sind sowohl nFET als auch pFET in dieselbe Struktur integriert. Eine dielektrische Wand trennt den nFET und den pFET. Dies unterscheidet sich von bestehenden Gate-Allaround-FETs, bei denen unterschiedliche Bauelemente für die nFETs und pFETs verwendet werden.

Forksheet-FETs ermöglichen einen engeren n-zu-p-Abstand und eine Reduzierung der Flächenskalierung. Das 2-nm-Forksheet von Imec hat einen kontaktierten Gateabstand (CPP) von 42 nm und einen Metallabstand von 16 nm. Im Vergleich dazu haben Nanosheets einen CPP von 45 nm und einen Metallabstand von 30 nm.

Komplementäre FETs (CFETs), eine andere Art von Gate-Allaround-Bauelementen, sind ebenfalls eine Option bei 2 nm und vielleicht darüber hinaus. CFETs bestehen aus zwei separaten Nanodraht-FETs (p-Typ und n-Typ). Grundsätzlich wird der p-Typ-Nanodraht auf einen n-Typ-Nanodraht gestapelt.

„Das Konzept der CFETs besteht darin, den nFET auf den pFET-Baustein zu ‚falten‘, wodurch der Engpass bei der n-zu-p-Trennung beseitigt und folglich die aktive Fläche der Zelle um den Faktor zwei reduziert wird“, so Julien Ryckaert, Programmdirektor bei Imec, in einem kürzlich veröffentlichten Papier.

CFETs sind vielversprechend. „Wenn man sich Gate-Allaround-Technologien und insbesondere gestapelte komplementäre Nanodrähte (CFETs) und ähnliche Technologien anschaut, sieht man in diesen Technologien einen Wendepunkt in Richtung 3nm, 2nm und 1nm Logikskalierung“, sagte David Fried, Vice President of Computational Products bei Lam Research/Coventor. „Man prüft die Entwicklung von gestapelten Nanodrähten und die nächsten Schritte, um diesen Übergang zu ermöglichen. Das ist es, was die Leute für die Zeit nach 3nm halten. Ich weiß nicht, ob irgendjemand die Knotenpunkte in diesem Bereich definiert, aber diese Technologien könnten die nächste Skalierungsphase bei 3 nm und darüber hinaus ermöglichen.“

CFETs und verwandte Transistoren haben jedoch einige Herausforderungen. „Die Probleme sind die thermischen Prozesse“, sagte Jeffrey Smith, leitender technischer Mitarbeiter bei TEL. „Vor den Hochtemperaturprozessen muss man eine Menge Metalle aufbringen. Man muss also die maximalen thermischen Grenzen für die Barrieremetalle ermitteln, die zwischen dem Kontakt und der Verbindung des CFET benötigt werden.“

Gesamt gesehen wird die Entwicklung von CFETs Zeit brauchen, weil es heute nur sehr wenig Siliziumwissen gibt, auf das man zurückgreifen kann, und viele Probleme zu lösen sind. „CFET ist vielversprechend, aber es ist noch zu früh“, sagte Handel Jones, CEO von IBS. „Ein großes Problem ist, dass wir trotz der verbesserten Gate-Strukturen auch die MOL und die BEOL verbessern müssen.

Die Herstellung von Chips mit 2nm/1nm bringt eine ganze Reihe neuer Probleme mit sich, und es werden neue Techniken und Ausrüstungen für eine Vielzahl verschiedener Schritte erforderlich sein. Dies zeigt sich bei den dünnen Schichten, die während der Herstellung aufgetragen werden.

„Wenn man bei Spin-Coat-Beschichtungen zu Schichten mit einer Dicke von weniger als 5 nm kommt, ist man anfällig für kleine Schwankungen der Oberflächenenergie“, so James Lamb, Corporate Technical Fellow bei Brewer Science. „Das kann von Ihrem Substrat oder von Ihrem Material herrühren. Daher müssen die Benetzung und die zu beschichtende Substratoberfläche sowie das Material, mit dem beschichtet wird, wirklich perfekt sein, damit keine Defekte auftreten. Die Schichten sind so dünn, dass die Grenzflächendynamik die Filmbildung dominiert, ähnlich wie bei der Selbstmontage, und sie sind sehr anfällig für geringfügige Veränderungen.“

Um dies in die richtige Perspektive zu rücken, kann ein 1nm-Film eine Dicke von 5 bis 8 Atomen haben. Viele dieser Filme haben eine Dicke von 30 bis 40 Atomen.“

„Es ist eine Herausforderung, diese Schicht aufzubringen, die Oberfläche zu benetzen und das Material dazu zu bringen, an der Oberfläche zu haften“, so Lamb. „Ein wichtiger Faktor ist die Sauberkeit der Materialien.

Neue EUV-Scanner
Lithografie, die Kunst der Strukturierung winziger Merkmale auf Chips, trägt zur Skalierung von Chips bei. Bei 3 nm und darüber hinaus werden die Chiphersteller wahrscheinlich eine neue Version der EUV-Lithografie benötigen, die als EUV mit hoher numerischer Apertur (High-NA EUV) bezeichnet wird.

High-NA EUV ist eine Erweiterung des heutigen EUV und befindet sich noch in der Entwicklungsphase (R&D). Das für 2023 angepeilte 3nm-Werkzeug ist komplex und teuer.

EUV ist aus mehreren Gründen wichtig. Jahrelang haben die Chiphersteller optische 193nm-Lithografie-Scanner in der Fertigung eingesetzt. Mit Hilfe des Multiple Patterning haben die Chiphersteller die 193nm-Lithografie bis auf 10nm/7nm erweitert. Aber bei 5nm stoßen die derzeitigen Lithografie-Technologien an ihre Grenzen.

Da kommt EUV ins Spiel. EUV ermöglicht es den Chipherstellern, die schwierigsten Merkmale bei 7 nm und darüber hinaus zu strukturieren. „Die Verwendung von EUV bei 13,5 nm-Wellenlängen sollte es einfacher und praktikabler machen“, sagte Aki Fujimura, CEO von D2S.

EUV war eine schwierig zu entwickelnde Technologie. Heute jedoch liefert ASML seinen neuesten EUV-Scanner aus. Mit einer Wellenlänge von 13,5 nm und einer Linse mit einer NA von 0,33 ermöglicht das System Auflösungen von 13 nm bei einem Durchsatz von 170 Wafern pro Stunde.

Bei 7 nm strukturieren die Chiphersteller die winzigen Merkmale mit einem EUV-basierten Single-Patterning-Ansatz. Die EUV-Einzelstrukturierung wird sich auf etwa 30nm bis 28nm erstrecken. Darüber hinaus benötigen die Chiphersteller EUV-Doppelstrukturierung, was ein schwieriger Prozess ist.

„Selbst wenn wir mehrere Strukturierungstechniken auf EUV anwenden, wird die Überlagerung unglaublich schwierig sein“, sagte Doug Guerrero, leitender Technologe bei Brewer Science.

Doppelstrukturierung mit EUV ist immer noch eine Option bei 5nm/3nm und darüber hinaus, wenn sie sich als kosteneffektiv erweist. Aber um sich abzusichern, wollen die Chiphersteller High-NA EUV, damit sie mit dem einfacheren Single-Patterning-Ansatz weitermachen können.

Ein High-NA EUV-Scanner ist allerdings komplex. Das System verfügt über eine radikale 0,55-NA-Linse, die eine Auflösung von 8nm ermöglicht. Anstelle eines herkömmlichen Objektivs wird das High-NA-Tool ein anamorphotisches Objektiv verwenden. Dieses Objektiv unterstützt eine 8-fache Vergrößerung im Scan-Modus und eine 4-fache in der anderen Richtung. Dadurch wird die Feldgröße um die Hälfte reduziert. In manchen Fällen bearbeitet ein Chiphersteller einen Chip auf zwei verschiedenen Masken. Anschließend werden die Masken zusammengefügt und auf den Wafer gedruckt, was ein komplexer Prozess ist.

Es gibt noch weitere Probleme. Die Resists für High-NA sind nicht verfügbar. Glücklicherweise können die vorhandenen EUV-Maskenwerkzeuge für 3 nm und darüber hinaus genutzt werden.

Die Industrie könnte jedoch EUV-Maskenrohlinge mit neuen Materialien benötigen. Dies wiederum erfordert schnellere Werkzeuge für die Ionenstrahlabscheidung (IBD) von Maskenrohlingen. „Wir arbeiten intensiv mit unseren Schlüsselkunden zusammen, um mehrere fortschrittliche Funktionen in unserem IBD-Systemdesign zu entwickeln, die für 3 nm und darüber hinaus geeignet sind“, sagte Meng Lee, Leiter des Produktmarketings bei Veeco.

Insgesamt steht High-NA vor mehreren Herausforderungen. „High-NA EUV ist noch mehrere Jahre davon entfernt, die Großserienproduktion zu erreichen“, sagte Patrick Ho, Analyst bei Stifel Nicolaus. „ASML könnte 2021 mit der Lieferung von Betasystemen beginnen. Aber wie EUV uns gelehrt hat, bedeuten Beta-Systeme nicht, dass die Massenproduktion vor der Tür steht.“

Verarbeitung auf molekularer Ebene
Heute werden die Chips mit verschiedenen Verarbeitungswerkzeugen auf atomarer Ebene hergestellt. Bei einer solchen Technologie, der so genannten Atomlagenabscheidung (ALD), werden die Materialien schichtweise abgeschieden.

Bei der Atomlagenätzung (ALE), einer verwandten Technologie, werden die gewünschten Materialien auf atomarer Ebene entfernt. Sowohl ALD als auch ALE werden in der Logik- und Speichertechnik eingesetzt.

Die Industrie arbeitet auch an fortgeschrittenen Versionen von ALD und ALE für die Sub-3nm-Knoten. Eine solche Technologie ist die flächenselektive Abscheidung, eine fortschrittliche selbstausrichtende Strukturierungstechnik. Durch die Kombination neuartiger chemischer Verfahren mit ALD- oder MLD-Werkzeugen (Molecular Layer Deposition) werden bei der selektiven Abscheidung Materialien und Schichten genau an den richtigen Stellen aufgebracht. Theoretisch kann die selektive Abscheidung dazu verwendet werden, Metalle auf Metalle und Dielektrika auf Dielektrika auf einem Bauelement abzuscheiden.

Potenziell könnte dadurch die Anzahl der Lithografie- und Ätzschritte im Fluss reduziert werden. Die flächenselektive Abscheidung befindet sich jedoch noch in der Entwicklungsphase, die mit einer Reihe von Herausforderungen verbunden ist.

Eine weitere Technologie, die sich am Horizont abzeichnet, ist die Molekularschichtätzung (MLE). „ALE gibt es schon seit den 1990er Jahren“, sagt Angel Yanguas-Gil, leitender Materialwissenschaftler am Argonne National Laboratory. „Es war plasmabasiert, aber es gab auch Entwicklungen für anorganische Materialien, die das isotrope Atomschichtätzen beinhalten, wo wir heute angelangt sind. Die Molekularschichtätzung ist eine Erweiterung dieses Verfahrens für hybride organische/anorganische Materialien. Für die Halbleiterindustrie bietet sie eine Möglichkeit zur isotropen Verkleinerung von Materialien, die als Masken für die Lithografie verwendet werden könnten.“

Für Chips, die im niedrigen einstelligen Bereich entwickelt werden, ist eines der großen Probleme das selektive Wachstum der Bauteile. Ebenfalls problematisch ist die Entfernung bestimmter Materialien. Anomalien, die in Chips auftauchen, können mit einer Art Ätzung entfernt werden, aber bei diesen Geometrien kann jedes Material, das auf einem Wafer zurückbleibt, zusätzliche Probleme verursachen, z. B. eine Verstopfung in der Maske.

„Die Industrie hat sich mit Blockcopolymeren als Möglichkeit zur Herstellung dieser eng strukturierten Oberflächen befasst“, so Yangaus-Gil. „Wenn man mit Blockcopolymeren arbeitet, erhält man sehr schöne Linien, aber sie sind auch sehr rau. Die Erforschung dieses Prozesses beruht auf ALD-Vorläufersubstanzen. Man hat noch nicht bewiesen, dass man Masken selektiv wachsen lassen kann.

Nahezu alle kommerziellen Bemühungen konzentrierten sich in der Vergangenheit auf anorganische Materialien, die dichter und dünner sind als organische Materialien. Aber je mehr organische Materialien in die Herstellungsprozesse einfließen, desto komplexer werden die Dinge.“

„Es gibt Kompromisse zwischen der isotropen Natur und dem Sättigungswert, den man für die Maskenfreigabe erhält, der in diesem Prozess in Bezug auf die Dicke höher ist, obwohl das Material eine geringere Dichte hat“, sagte Yangaus-Gil. „Beim MLE-Verfahren lösen wir eine bestimmte Bindung von der Oberfläche. Dabei muss man berücksichtigen, wie geordnet die einzelnen Schichten sind und wie sich dies auf die Zugänglichkeit zu der beim MLE-Verfahren angestrebten Bindung auswirkt.“

Herausforderungen bei der Prozesskontrolle
Inspektion und Messtechnik sind ebenfalls wichtig. Bei der Inspektion werden verschiedene Systeme eingesetzt, um Defekte in Chips zu finden, während die Metrologie die Kunst des Messens von Strukturen ist.

Die Inspektion wird in zwei Kategorien unterteilt – optische und E-Beam. Optische Prüfgeräte sind schnell, haben aber eine begrenzte Auflösung. E-Beam-Inspektionssysteme haben eine bessere Auflösung, sind aber langsamer.

Daher hat die Industrie E-Beam-Inspektionssysteme mit mehreren Strahlen entwickelt, die theoretisch die schwierigsten Defekte mit höherer Geschwindigkeit finden könnten.

ASML hat ein E-Beam-Inspektionswerkzeug mit neun Strahlen entwickelt. Die Chiphersteller wollen jedoch ein Gerät mit einer Vielzahl von Strahlen, um den Prozess zu beschleunigen. Es ist unklar, ob die Industrie diese Werkzeuge jemals ausliefern wird. Die Technologie steht noch vor einer Reihe von Herausforderungen.

Auch die Messtechnik steht vor einigen Herausforderungen. Heute verwenden die Chiphersteller verschiedene Systeme, wie CD-SEMs, optische CD und andere, um Strukturen zu messen. CD-SEMs nehmen Messungen von oben nach unten vor. Optische CD-Systeme verwenden polarisiertes Licht, um Strukturen zu charakterisieren.

Vor einem Jahrzehnt dachten viele, dass CD-SEMs und OCD aus der Mode kommen würden. Daher hat die Industrie die Entwicklung mehrerer neuer Messverfahren beschleunigt, darunter eine Röntgenmesstechnik namens CD-SAXS (critical-dimension small-angle X-ray scattering). CD-SAXS nutzt die Transmissionsstreuung mit variablem Winkel bei einer geringen Strahlgröße für die Messungen. Die Röntgenstrahlen haben eine Wellenlänge von weniger als 0,1 nm.

Es handelt sich um eine zerstörungsfreie Technik. „CD-SAXS ist vom Konzept her eine sehr einfache Messung. Eine Röntgenquelle sendet einen fokussierten Röntgenstrahl durch eine Probe mit einer periodischen Nanostruktur und eine Röntgenkamera nimmt ein Bild der gestreuten Röntgenstrahlen auf. Die Messung wird dann für eine Reihe von Einfallswinkeln wiederholt“, sagt Joseph Kline, ein Materialingenieur am NIST. „Die Periodizität führt zu einer einkristallinen Streuung, ähnlich wie sie in der Proteinkristallographie beobachtet wird. Das Streuungsmuster kann dann invers gelöst werden, um die durchschnittliche Form der Elektronendichteverteilung der periodischen Struktur zu erhalten. Bei der Streuungsberechnung handelt es sich um eine Fourier-Transformation, so dass sie für die meisten Strukturen rechnerisch einfach ist. CD-SAXS kann CDs, Unordnung in der CD und Unterschiede in der Elektronendichte zwischen Schichten (die mit der Zusammensetzung in Verbindung gebracht werden können) auflösen. Die Hauptvorteile der CD-SAXS gegenüber der herkömmlichen OCD sind, dass die optischen Konstanten atomare Eigenschaften sind, die unabhängig von der Größe sind, dass die kleine Wellenlänge eine höhere Auflösung ermöglicht und viele der Probleme mit der Parameterkorrelation vermeidet, die bei der OCD auftreten, und dass die Berechnung viel einfacher ist. CD-SAXS kann auch vergrabene Strukturen und optisch undurchsichtige Schichten messen.“

Im Laufe der Jahre haben mehrere Einrichtungen vielversprechende Ergebnisse mit CD-SAXS gezeigt. In einigen Fällen werden die Röntgenstrahlen jedoch von einem großen Synchrotron-Speicherring in einer R&D-Anlage erzeugt.

Dies ist für eine Produktionsanlage unpraktisch. Für die Herstellung von CD-SAXS werden kompakte Röntgenquellen benötigt. Mehrere Unternehmen verkaufen diese Geräte, meist für R&D. Intel, Samsung, TSMC und andere haben CD-SAXS-Tools im Labor.

Das Problem bei CD-SAXS in der Fabrik ist, dass die Röntgenquelle begrenzt und langsam ist, was den Durchsatz beeinträchtigt. „Mit CD-SAXS erhält man phänomenale Profile. Da es das Substrat durchdringt, kann man Schichten verschiedener Materialien sehen“, sagt Dan Hutcheson, CEO von VLSI Research. „Es ist eine scatterometrische Technologie wie die optische Scatterometrie, aber sie ist langsam.“

Kosten sind auch ein Thema. „Sie ist wahrscheinlich 5- bis 10-mal so teuer. Die Betriebskosten sind im Vergleich zur optischen Technik hoch“, so Risto Puhakka, Präsident von VLSI Research.

Daher werden die Chiphersteller CD-SAXS wohl erst in einiger Zeit in den Inline-Überwachungsfluss einführen, zumindest bei der Logik. „Wir prognostizieren in der Regel einen Zeitraum von fünf Jahren“, sagte Puhakka.

CD-SAXS macht Fortschritte im Speicherbereich. In der Forschung und Entwicklung setzen die Speicherhersteller die Technologie heute ein, um harte Masken und Strukturen mit hohem Aspektverhältnis zu charakterisieren.

„Bei Speichern sind die Strukturen tief. Die Streuung ist gut, so dass es eine klare Roadmap zu ~1 Minute oder weniger pro Site gibt“, sagte Paul Ryan, Direktor des Produktmanagements bei Bruker. „

Glücklicherweise haben sich CD-SEM und OCD weiter entwickelt als bisher angenommen und werden heute bereits eingesetzt. Andere Arten der Röntgenmesstechnik werden ebenfalls verwendet. Aber werden sie sich für immer ausdehnen?

Packaging Shifts
Die IC-Skalierung, die herkömmliche Art, ein Design voranzutreiben, beruht auf der Verkleinerung verschiedener Chipfunktionen an jedem Knotenpunkt und deren Packung auf einen monolithischen Chip. Aber die IC-Skalierung wird für viele zu teuer, und die Leistungs- und Stromverbrauchsvorteile nehmen mit jedem Knotenpunkt ab.

„Wie viele Unternehmen können sich heutzutage aus wirtschaftlicher Sicht Silizium an der Grenze des Machbaren leisten? Diese Zahl schrumpft“, sagt Walter Ng, Vice President of Business Management bei UMC. „Für die sehr, sehr leistungsstarken Märkte wird es diesen Bedarf immer geben. Aber in der Lieferkette öffnet sich die Kluft vom Volumen her gesehen in der Mitte. Die Spitzenreiter brauchen 7, 5 und vielleicht eines Tages 3nm.

Während die Skalierung eine Option für neue Designs bleibt, suchen viele nach Alternativen wie fortschrittlichen Verpackungen. Chiplets sind eine weitere Form der heterogenen Integration.

Das Packaging wird aus mehreren Gründen immer mehr zu einer praktikablen Option. Während beispielsweise der Platzbedarf kritisch ist, insbesondere bei KI-Anwendungen, bei denen die Geschwindigkeit eines Chips von hochredundanten Anordnungen von Verarbeitungselementen und Beschleunigern abhängt, ergeben sich die größten Vorteile an jedem neuen Knotenpunkt aus architektonischen Änderungen und der gemeinsamen Entwicklung von Hardware und Software. Es dauert länger, bis ein Signal über dünne Drähte von einem Ende eines großen Chips zum anderen gelangt, als wenn es über eine Hochgeschwindigkeitsschnittstelle vertikal zu einem anderen Chip übertragen wird.

Dies hat die Gehäuse- und Foundry-Hersteller dazu veranlasst, die Geschwindigkeit der verpackten Geräte weiter zu erhöhen, indem sie die Verbindungen zwischen den Geräten und die Dichte der Gehäuse selbst verbessern.

Ein Beispiel dafür ist der Vorstoß von TSMC, Chiplets in ein Gehäuse am Front-End-of-the-Line (FEOL) einzubetten. Die Foundry plant den Einsatz fortschrittlicher hybrider Verbindungstechniken für so genannte System-on-Integrated-Chips (SoIC).

Dies wird sogar schneller sein als die Verbindung von Chips mit Hilfe eines Silizium-Interposers, der heute den Stand der Technik für diese Art von Ansatz darstellt. Silizium-Interposer können aber auch als Wellenleiter für die Photonik verwendet werden, sowohl innerhalb des Gehäuses als auch zwischen den Gehäusen, was eine weitere Option für diesen Ansatz darstellt.

„Im Moment sieht man Glasfaser in einer Serverfarm, das ist Ost-West-Verkehr“, sagte Rich Rice, Senior Vice President of Business Development bei ASE. „Sie werden die Backplanes ersetzen. Die Glasfaser wird nicht mehr durch ein Modul, sondern direkt zum Server und schließlich zum Gehäuse des Switches geführt. Es liegt noch viel Entwicklungsarbeit vor uns, aber wir werden sehen, dass die Unternehmen da draußen eher früher als später versuchen werden, auf die neuesten Entwicklungen aufzuspringen. Das wird die Anwendung der Photonik beschleunigen. Es wird mehr Bandbreite geben, und es wird billiger werden, wenn wir anfangen, mehr großvolumige Lösungen zu sehen.“

Der Vorteil von Licht ist, dass es weniger Energie benötigt als das Senden eines elektrischen Signals über Kupferkabel. „Es liegt noch in weiter Ferne, aber es gibt Unternehmen, die an Interposern arbeiten, die Licht übertragen“, so Rice. „Danach kann man damit eine Schnittstelle zum Chip herstellen, und es geht nur noch darum, diese Lichtsignale in die Seite des Gehäuses zu bringen.“

Das ist natürlich leichter gesagt als getan. Optische Signale driften mit zunehmender Wärme ab, so dass Filter kalibriert werden müssen, um diese Drift zu berücksichtigen. Darüber hinaus können sie durch Seitenwandrauhigkeiten in den Wellenleitern unterbrochen werden. Andererseits ist das Packaging mit Licht nicht mehr nur ein entferntes Forschungsprojekt.

Es gibt noch weitere Vorteile des fortschrittlichen Packaging. Analoge Schaltungen können an jedem beliebigen Knotenpunkt entwickelt werden, und sie können immer wieder verwendet werden, ohne dass man sich Gedanken über die Schrumpfung dieser Bauelemente machen muss.

Darüber hinaus macht die Industrie weitere Verbesserungen beim Packaging von Leistungshalbleitern. Bei Siliziumkarbid (SiC) zum Beispiel integrieren die Hersteller SiC-Leistungs-MOSFETs und andere Komponenten in ein Leistungsmodul. SiC selbst hat ein höheres Durchbruchsfeld und eine höhere Wärmeleitfähigkeit als Silizium.

„Wir und andere arbeiten daran, dieses Modul zu optimieren, um die Vorteile von Siliziumkarbid voll auszuschöpfen. Man muss wissen, was man mit einem Leistungsmodul macht“, sagte John Palmour, CTO von Cree, kürzlich in einem Interview. „Siliziumkarbid schaltet so schnell im Vergleich zu Silizium. Es gibt eine Menge Dinge, die man innerhalb des Gehäuses tun muss, um die tatsächliche Leistung herauszuholen. Mit anderen Worten, wenn man die Standard-Designs für Leistungsmodule verwendet, die für Silizium verwendet werden, erhält man nur etwa die Hälfte der Leistung, die man mit SiC erreichen kann.“

Fazit
Die Migration zu 3nm wird stattfinden, auch wenn es länger dauern könnte als erwartet. Dasselbe gilt für 2nm.

Darüber hinaus ist unklar, was bei 1nm passieren wird. CFETs könnten der richtige Weg sein. Andererseits könnte die Skalierung der Chips enden oder auf kleine hochleistungsfähige, hochspezifische Chips oder Chiplets beschränkt sein, die eine extrem hohe Dichte erfordern.

In naher Zukunft gibt es jedoch Raum für mehrere Technologien, da keine einzelne Technologie alle Anwendungen abdecken kann.